四选一数据选择器verilog条件语句

Verilog中的条件语句包括if语句和case语句，可以用于实现四选一数据选择器。下面是使用if语句实现的例子：

module mux4x1(input [3:0] data_in, input [1:0] sel, output reg out);

always @ (sel or data_in)
begin
   if(sel == 2'b00) out = data_in[0];
   else if(sel == 2'b01) out = data_in[1];
   else if(sel == 2'b10) out = data_in[2];
   else if(sel == 2'b11) out = data_in[3];
end

endmodule

这个模块有四个输入data_in和两个输入sel，输出为out。根据sel的值，选择data_in中的一个值输出到out。