练习：编写一个带时钟的8×1024的RAM。 输入端口:clk、rd_en、wr_en、addr、data_in 输出端口：data_out 要求：clk上升沿有效，rd_en、wr_en高电平有效

这是一个比较复杂的电路设计问题，需要用到Verilog语言进行描述。下面是一个简单的参考代码：

module ram(clk, rd_en, wr_en, addr, data_in, data_out);

  parameter WIDTH = 8;
  parameter SIZE = 1024;
  parameter ADDR_WIDTH = $clog2(SIZE);
  
  reg [WIDTH-1:0] mem [SIZE-1:0];
  reg [ADDR_WIDTH-1:0] addr_reg;
  reg [WIDTH-1:0] data_out;
  
  always @(posedge clk) begin
    if (wr_en) begin
      mem[addr] <= data_in;
    end
    if (rd_en) begin
      data_out <= mem[addr];
    end
    addr_reg <= addr;
  end
  
  assign data_out = (rd_en) ? mem[addr_reg] : 8'hzz;
  
endmodule

这个RAM模块有一个8位数据宽度，1024个存储单元和一个地址宽度为10的地址空间。在时钟上升沿时，如果wr_en信号高电平有效，则将输入数据data_in写入到地址addr所指向的存储单元中；如果rd_en信号高电平有效，则从地址addr所指向的存储单元中读出数据，并将其输出到data_out信号中。同时，还有一个addr_reg寄存器用于保存上一次读取的地址，以便在下一个时钟上升沿时输出数据。当rd_en信号无效时，data_out信号将被置为高阻态（8'hzz）。