verilog 随机数

在 Verilog 中，可以使用 $random 函数生成随机数。以下是一个简单的例子，生成 0 到 255 范围内的随机数：

module random_example;
  reg [7:0] r;

  initial begin
    repeat (10) begin
      r = $random;
      $display("Random number: %d", r);
    end
    $finish;
  end
endmodule

在此示例中，$random 函数生成一个 32 位无符号随机数，然后将其截断为 8 位，以获得一个 0 到 255 范围内的随机数。可以使用 repeat 语句来生成多个随机数。