用 Verilog HDL 代码模块,产生一个 9kHz 的方波信号

以下是一个简单的 Verilog HDL 代码模块，可以产生 9kHz 的方波信号：

module square_wave_generator(
  input clk,
  output reg square_wave
);

reg [19:0] counter = 0;

always @(posedge clk) begin
  counter <= counter + 1;
  if (counter >= 5000) begin
    square_wave <= ~square_wave;
    counter <= 0;
  end
end

endmodule

该模块有一个时钟输入 `clk`，和一个输出 `square_wave`，可以产生 9kHz 的方波信号。模块内部使用一个计数器 `counter`，每个时钟周期加 1，当计数器的值大于等于 5000 时，输出取反，计数器清零。由于模块内部使用了计数器，因此需要足够的位数来表示计数器的值。这里使用了 20 位的计数器，可以表示最大值为 1048575。