verilog testbench 数组输入

Verilog testbench 中可以使用数组作为输入。你可以声明一个包含多个元素的数组，并在测试中逐个传递这些元素作为输入信号。

以下是一个示例，展示了如何在 Verilog testbench 中使用数组输入：

module tb;
  reg [7:0] data [0:3];  // 声明一个包含4个8位元素的数组

  // 定义输入时钟和输出信号
  reg clk;
  wire [7:0] out_data;

  // 实例化被测试模块
  dut dut_inst (
    .clk(clk),
    .data(data),
    .out_data(out_data)
  );

  // 时钟生成器
  always begin
    #5 clk = ~clk;
  end

  // 初始化数据
  initial begin
    clk = 0;
    data[0] = 8'b00000001;
    data[1] = 8'b00000010;
    data[2] = 8'b00000100;
    data[3] = 8'b00001000;

    // 模拟测试过程
    // 对每个数组元素执行测试操作
    repeat (4) begin
      #10;  // 等待10个时间单位

      // 在每个时间单位传递一个数组元素作为输入信号
      dut_inst.data <= data;

      // 检查输出信号
      $display("out_data = %b", out_data);
    end

    $finish;  // 结束仿真
  end
endmodule

在这个例子中，我们声明了一个包含4个8位元素的数组 `data[0:3]`。我们将这个数组作为输入信号传递给被测试的模块 `dut` 的 `data` 输入端口。在测试过程中，我们逐个将数组中的元素传递给 `data` 输入，并对每个时间单位检查输出信号 `out_data`。

请注意，这只是一个示例，具体实现可能因你所使用的测试框架或仿真工具而有所不同。你需要根据你的具体需求进行适当的调整和修改。