用Verilog实现数字时钟。要求能准确计时并显示，开机显示0，具备控制功能按键有三个：清零、暂停、开始计时。

好的，我理解了你的问题。下面是数字时钟的Verilog实现代码。为了简化代码，我们只考虑4位数字时钟，可以通过修改代码实现更多位数的时钟。

module digital_clock(
    input clk, // 时钟信号
    input rst, // 复位信号
    input start, // 开始计时信号
    input pause, // 暂停计时信号
    input clear, // 清零信号
    output reg [3:0] hour, // 小时部分
    output reg [3:0] minute, // 分钟部分
    output reg [3:0] second // 秒钟部分
);

reg [3:0] hour_reg; // 小时寄存器
reg [3:0] minute_reg; // 分钟寄存器
reg [3:0] second_reg; // 秒钟寄存器

reg [3:0] hour_count; // 小时计数器
reg [3:0] minute_count; // 分钟计数器
reg [3:0] second_count; // 秒钟计数器

wire start_count; // 计时使能信号
wire clear_count; // 计时清零信号

assign start_count = start & !pause;
assign clear_count = clear | rst;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        hour_reg <= 4'b0000;
        minute_reg <= 4'b0000;
        second_reg <= 4'b0000;
        
        hour_count <= 4'b0000;
        minute_count <= 4'b0000;
        second_count <= 4'b0000;
    end else if (clear_count) begin
        hour_reg <= 4'b0000;
        minute_reg <= 4'b0000;
        second_reg <= 4'b0000;
        
        hour_count <= 4'b0000;
        minute_count <= 4'b0000;
        second_count <= 4'b0000;
    end else if (start_count) begin
        if (second_count == 10) begin
            second_count <= 4'b0000;
            minute_count <= minute_count + 1;
        end else if (minute_count == 10) begin
            minute_count <= 4'b0000;
            hour_count <= hour_count + 1;
        end else if (hour_count == 10) begin
            hour_count <= 4'b0000;
        end else begin
            second_count <= second_count + 1;
        end
    end
    
    hour_reg <= hour_count;
    minute_reg <= minute_count;
    second_reg <= second_count;
end

assign hour = hour_reg;
assign minute = minute_reg;
assign second = second_reg;

endmodule

这里我们使用了三个计数器，分别用于计算小时、分钟和秒钟。在开始计时时，如果秒钟计数器达到10，则将其清零并将分钟计数器加1；如果分钟计数器达到10，则将其清零并将小时计数器加1；如果小时计数器达到10，则将其清零。同时，我们还使用了三个寄存器，用于存储当前的小时、分钟和秒钟值。

在时钟模块中，我们还使用了计时使能信号和计时清零信号，以便于控制计时的启动和结束。当计时清零信号有效或复位信号有效时，所有寄存器和计数器都将被清零。当计时使能信号有效时，计数器将开始计时，并且每秒钟更新一次寄存器的值。

最后，我们还需要一个外部模块，用于控制数字时钟的开始、暂停、清零等功能。这个模块可以使用按键或者其他输入设备来实现。

注意：这里的Verilog代码仅供参考，具体实现方式可能需要根据具体的硬件平台和需求进行调整。