使用verilog编程，数字显示的数字时钟设计：根据FPGA实验板功能，设计数码管显示的数字时钟，开机显示0；，具备控制功能按键有3个：清零、暂停、开始计时。

好的，我可以给你提供一个Verilog实现的方案。以下是代码：

// 该模块用于计数并显示时间
module clock(
  input clk,
  input rstn,
  input start,
  input pause,
  input clear,
  output reg [3:0] digit1,
  output reg [3:0] digit2,
  output reg [3:0] digit3,
  output reg [3:0] digit4
);

  reg [3:0] count = 4'b0000; // 计数器初始值为0
  reg [3:0] unit = 4'b0000; // 记录个位数字
  reg [3:0] ten = 4'b0000; // 记录十位数字
  reg [3:0] hundred = 4'b0000; // 记录百位数字
  reg [3:0] thousand = 4'b0000; // 记录千位数字

  always @(posedge clk or negedge rstn) begin
    if (~rstn) begin // 复位
      count <= 4'b0000;
      unit <= 4'b0000;
      ten <= 4'b0000;
      hundred <= 4'b0000;
      thousand <= 4'b0000;
      digit1 <= 4'b0001; // 开机显示0
      digit2 <= 4'b0000;
      digit3 <= 4'b0000;
      digit4 <= 4'b0000;
    end
    else if (clear) begin // 清零
      count <= 4'b0000;
      unit <= 4'b0000;
      ten <= 4'b0000;
      hundred <= 4'b0000;
      thousand <= 4'b0000;
    end
    else if (pause) begin // 暂停计数
      count <= count;
    end
    else if (start) begin // 开始计数
      count <= count + 1;
    end
  end

  always @(count) begin // 数码管输出
    case (count)
      4'b0000: begin
        unit <= 4'b0000;
        ten <= 4'b0000;
        hundred <= 4'b0000;
        thousand <= 4'b0000;
      end
      4'b0001: unit <= count;
      4'b1010: begin
        unit <= 4'b0000;
        ten <= count - 4'b0001;
      end
      4'b1100: begin
        ten <= ten;
        hundred <= count - 4'b1100;
      end
      4'b1110: begin
        hundred <= hundred;
        thousand <= count - 4'b1110;
      end
    endcase

    case (thousand)
      4'b0000: begin
        digit1 <= 4'b0001;
        digit2 <= 4'b0000;
        digit3 <= 4'b0000;
        digit4 <= unit;
      end
      default: begin
        digit1 <= thousand;
        digit2 <= hundred;
        digit3 <= ten;
        digit4 <= unit;
      end
    endcase
  end

endmodule

上述代码中，我们定义了一个名为`clock`的模块，它包含了计数器、数码管输出和控制逻辑。其中`clk`是时钟信号，`rstn`是异步复位信号，`start`、`pause`、`clear`分别对应开始计数、暂停计数、清零三个控制按钮。`digit1`、`digit2`、`digit3`、`digit4`是四个数码管的输出。

在`always`块中，我们根据时钟信号和控制信号来更新计数器的值。同时根据计数器的值来更新数码管的输出。当`thousand`的值为0时，数码管输出为个位数；否则输出千位、百位、十位和个位四个数字。

以上是一个Verilog实现的方案，你可以根据实际情况进行调整和优化。