UVM_FATAL Error! rtl write function mo_duv_data_buf.mui_sample_length >= mui_buffer_max_size怎么处理

时间: 2023-09-17 15:13:27 浏览: 73
RAR

ug.rar_Help!_UVM_UVM lab_VLSI Lab

这个错误通常表示在进行RTL写操作时，写入的数据长度超过了缓冲区的最大大小。处理这个错误的方法包括： 1. 检查代码中是否有写入超长数据的情况，例如使用了错误的数据类型或者没有进行数据长度检查。 2. 检查缓冲区的最大大小是否正确，如果不正确则需要修改缓冲区大小。 3. 如果以上两个方法没有解决问题，则可能是设计中存在一些未知的问题，需要进行更深入的调试和分析。 建议您继续对问题进行排查，如果无法解决可以考虑寻求专业的咨询或者技术支持。
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UVM_FATAL Error! rtl write function mo_duv_data_buf.mui_sample_length >= mui_buffer_max_size

However, in general, this error message indicates that the length of the sample data being written to a buffer in a Verilog RTL design is exceeding the maximum size of the buffer. This could be due ...

将shell的uvm_warning=$(grep "UVM_WARNING :" sim.log | sed 's/[^0-9]//g') uvm_error=$(grep "UVM_ERROR :" sim.log | sed 's/[^0-9]//g') uvm_fatal=$(grep "UVM_FATAL :" sim.log | sed 's/[^0-9]//g')翻译成python

这句话的意思是在shell命令行中，从文件sim.log中过滤出包含"UVM_WARNING :"、"UVM_ERROR :"、"UVM_FATAL :"的行，并将每行中的非数字字符替换为空，分别将结果赋值给变量uvm_warning、uvm_error和uvm_fatal。...
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ask lvc_apb_master_driver::do_write(lvc_apb_transfer t); uvm_info(get_type_name(), "do_write ...", UVM_HIGH) @(vif.cb_mst); vif.cb_mst.paddr <= t.addr; vif.cb_mst.pwrite <= 1; vif.cb_mst.psel <= 1; vif.cb_mst.penable <= 0; vif.cb_mst.pwdata <= t.data; @(vif.cb_mst); vif.cb_mst.penable <= 1; #10ps; wait(vif.pready === 1); #1ps; if(vif.pslverr === 1) begin t.trans_status = ERROR; if(cfg.master_pslverr_status_severity == UVM_ERROR) uvm_error(get_type_name(), "PSLVERR asserted!") else uvm_warning(get_type_name(), "PSLVERR asserted!") end else begin t.trans_status = OK; end repeat(t.idle_cycles) this.do_idle(); endtask: do_write

9. 判断传输是否成功，如果 pslverr 信号被置为 1，说明出现了传输错误，将传输结构体的状态设置为 ERROR； 10. 如果传输正常，则将传输结构体的状态设置为 OK； 11. 根据传输结构体中给定的空闲周期数，执行 do_...

请逐行注释下面的代码：class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); 获取测试过程中出现的警告、错误和致命错误的数量。 if (error_count == 0) ...

task lvc_apb_master_monitor::collect_transfer(); // Advance clock @(vif.cb_mon iff (vif.cb_mon.psel === 1'b1 && vif.cb_mon.penable === 1'b0)); trans_collected = lvc_apb_transfer::type_id::create("trans_collected"); case(vif.cb_mon.pwrite) 1'b1 : begin @(vif.cb_mon iff vif.cb_mon.pready === 1'b1); trans_collected.addr = vif.cb_mon.paddr; trans_collected.data = vif.cb_mon.pwdata; trans_collected.trans_kind = WRITE; trans_collected.trans_status = vif.cb_mon.pslverr === 1'b0 ? OK : ERROR; end 1'b0 : begin @(vif.cb_mon iff vif.cb_mon.pready === 1'b1); trans_collected.addr = vif.cb_mon.paddr; trans_collected.data = vif.cb_mon.prdata; trans_collected.trans_kind = READ; trans_collected.trans_status = vif.cb_mon.pslverr === 1'b0 ? OK : ERROR; end default : uvm_error(get_type_name(), "ERROR pwrite signal value") endcase endtask: collect_transfer

vif.cb_mon.pwrite 为 1，即写操作，则等待 vif.cb_mon.pready 为 1，然后将 trans_collected 对象的地址和数据设置为当前的 paddr 和 pwdata，并将传输类型设置为 WRITE，传输状态设置为 OK 或 ERROR；...

写一个python，在文件夹中搜索所有.log结尾的文件，统计UVM_ERROR、UVM_WARNING、UVM_FATAL、Testcase FAIL

print('{}: UVM_ERROR={}, UVM_WARNING={}, UVM_FATAL={}, Testcase FAIL={}'.format(file, error_count, warning_count, fatal_count, fail_count)) print('Total: UVM_ERROR={}, UVM_WARNING={}, UVM_FATAL={}, ...

ifndef BASE_TEST__SV define BASE_TEST__SV class base_test extends uvm_test; my_env env; function new(string name = "base_test", uvm_component parent = null); super.new(name,parent); endfunction extern virtual function void build_phase(uvm_phase phase); extern virtual function void report_phase(uvm_phase phase); uvm_component_utils(base_test) endclass function void base_test::build_phase(uvm_phase phase); super.build_phase(phase); env = my_env::type_id::create("env", this); endfunction function void base_test::report_phase(uvm_phase phase); uvm_report_server server; int err_num; super.report_phase(phase); server = get_report_server(); err_num = server.get_severity_count(UVM_ERROR); if (err_num != 0) begin $display("TEST CASE FAILED"); end else begin $display("TEST CASE PASSED"); end endfunction endif

这是一段 System Verilog 代码，定义了一个名为 base_test 的类，继承自 uvm_test。在 build_phase 和 report_phase 函数中分别进行了测试环境的创建和测试结果的报告。

class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

这是一个VMM（Verification Methodology Manual）风格的UVM（Universal Verification Methodology）测试类vbase_test的实现。以下是对每个函数的简要说明： - new函数：构造函数，用于初始化测试类的成员变量。...

virtual function void write_apb_master(lvc_apb_transfer tr); uvm_reg r; if(enable) begin r = cfg.rgm.default_map.get_reg_by_offset(tr.addr); if(r.get_name() == "IC_DATA_CMD" && ( (tr.trans_kind == lvc_apb_pkg::WRITE && cfg.rgm.IC_DATA_CMD_CMD.get() == RGM_WRITE && cfg.rgm.IC_STATUS_TFNF.get()) || (tr.trans_kind == lvc_apb_pkg::READ && cfg.rgm.IC_DATA_CMD_CMD.get() == RGM_READ && cfg.rgm.IC_STATUS_RFNE.get()) ) ) apb_trans_observed.push_back(tr); end endfunction: write_apb_master

然后，判断寄存器对象r是否为"IC_DATA_CMD"，并且判断读写类型和FIFO状态是否符合要求。如果符合要求，则将该次传输操作tr添加到名为apb_trans_observed的动态数组中。 这段代码通常用于在UVM测试中模拟APB总线的...

function void lvc_apb_master_agent::build(); super.build(); // get top config(agent work mode/apb bus signal(pready,pslverr)) if( !uvm_config_db#(lvc_apb_config)::get(this,"","cfg", cfg)) begin uvm_warning("GETCFG","cannot get config object from config DB") cfg = lvc_apb_config::type_id::create("cfg"); end // get virtual interface(drive and monitor the signal of apb bus) if( !uvm_config_db#(virtual lvc_apb_if)::get(this,"","vif", vif)) begin uvm_fatal("GETVIF","cannot get vif handle from config DB") end monitor = lvc_apb_master_monitor::type_id::create("monitor",this); monitor.cfg = cfg; //judge the cfg mode if(cfg.is_active == UVM_ACTIVE) begin sequencer = lvc_apb_master_sequencer::type_id::create("sequencer",this); sequencer.cfg = cfg; driver = lvc_apb_master_driver::type_id::create("driver",this); driver.cfg = cfg; end endfunction : build

这是一个 SystemVerilog 函数，用于...如果代理的工作模式为活动模式（UVM_ACTIVE），则创建一个 APB 总线的顺序器（sequencer）对象和一个 APB 总线的驱动器（driver）对象，并将配置对象传递给它们。最后，函数结束。

UVM_VBT=UVM_NONE

在通用验证平台(UVM, Universal Verification Methodology)中，UVM_VBT是一个宏定义，代表"User Verification Build Time"。当设置为UVM_NONE时，它意味着在用户构建时间阶段，不启用任何自定义的验证构建工具或...

uvm_severity master_pslverr_status_severity = UVM_WARNING

这段代码使用了 UVM 库中的 uvm_severity 枚举类型，并将其赋值为 UVM_WARNING。同时，它还声明了一个名为 master_pslverr_status_severity 的变量，并将其类型设置为 uvm_severity。这个变量可能会在某个测试中用于...

function void write(T item);//input rx_e1_q.push_back(item);//e1 from e1_tx_monitor.sv print_pkt_data(item); //out_ap.write(item); uvm_info("MLPPP_ASS_MON(input)",{"\n",item.sprint()},UVM_MEDIUM); uvm_info("MLPPP_ASS_MON(input)",{"\n",item.packet_sprint()},UVM_MEDIUM); endfunction

这是一个关于编程的问题，我可以回答。这段代码是一个函数，函数名为write，参数为T类型的item。函数的作用是将item添加到rx_e1_q队列中，并打印出item的数据。同时，该函数还会输出一些调试信息。

uvm_factory f = uvm_factory::get();

This line of code retrieves a singleton instance of the UVM factory, which is responsible for creating and managing UVM components. The factory can be used to create new instances of components based ...

task lvc_apb_master_driver::drive_transfer (lvc_apb_transfer t); uvm_info(get_type_name(), "drive_transfer", UVM_HIGH) case(t.trans_kind) IDLE : this.do_idle(); WRITE : this.do_write(t); READ : this.do_read(t); default : uvm_error("ERRTYPE", "unrecognized transaction type") endcase endtask : drive_transfe

default : uvm_error("ERRTYPE", "unrecognized transaction type") 如果传输类型为其他值，则在命令行输出一条错误信息，信息内容为字符串 "unrecognized transaction type"。 endcase case 语句...

p_sequencer.vip_config.qpc[i].init(); create_qp.qp_ctx=p_sequencer.vip_config.qpc[i]; create_qp.qp_id=i; p_sequencer.vip_config.qp[i]=new(i,p_sequencer.vip_config.qpc[i].sq_addr,p_sequencer.vip_config.qpc[i].Log_SQ_Size,p_sequencer.vip_config.qpc[i].rq_addr,p_sequencer.vip_config.qpc[i].Log_RQ_Size,p_sequencer.vip_config.qpc[i].Log_RQ_WQE_Size); uvm_send(create_qp); uvm_info(get_type_name(),$sformatf("create_qp qpid=%0h info: %0s",i,p_sequencer.vip_config.qpc[i].sprint()),UVM_HIGH);

其中包括初始化一个p_sequencer.vip_config.qpc[i]对象、设置create_qp.qp_ctx为p_sequencer.vip_config.qpc[i]、设置create_qp.qp_id为i、创建一个p_sequencer.vip_config.qp[i]对象、并向UVM发送create_qp消息。...

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《一个简单的Java游戏.zip》是一个专为学习目的设计的Java小游戏资源包。它包含了完整的源代码和必要的资源文件，适合初学者通过实战练习提升编程技能。该项目展示了如何使用Java的图形用户界面（GUI）库创建游戏窗口，并实现基本的游戏逻辑和交互功能。该游戏项目结构清晰，包括了多个类和文件，每个部分都有详细的注释，帮助理解代码的功能和逻辑。例如，Block类用于定义游戏中的基本元素，如玩家和障碍物；CreateGame类则是游戏的主要控制类，负责初始化游戏窗口、处理用户输入以及更新游戏状态等。此外，该资源包还演示了如何绘制游戏元素、处理事件驱动编程以及多线程的应用，这些都是游戏开发中的重要概念。通过运行和修改这个小游戏，用户可以深入了解Java编程的基础知识，并培养解决实际问题的能力。总之，《一个简单的Java游戏.zip》是一个理想的学习工具，无论是对于初学者还是有一定经验的开发者来说，都可以通过这个项目获得宝贵的实践经验。
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