用Verilog语言写一个完整的数字钟

以下是一个用Verilog语言编写的数字钟的示例代码：

module digital_clock(
    input clk, // 时钟信号
    output reg [1:0] hour, // 小时
    output reg [1:0] minute, // 分钟
    output reg [1:0] second // 秒钟
);

reg [3:0] hour_tens, hour_ones; // 小时的十位和个位
reg [3:0] minute_tens, minute_ones; // 分钟的十位和个位
reg [3:0] second_tens, second_ones; // 秒钟的十位和个位

// 计数器，每秒钟计数一次
reg [23:0] count = 0;

always @(posedge clk) begin
    if (count == 24000000) // 1秒钟
    begin
        count <= 0;

        // 增加秒钟
        if (second_ones == 9) begin
            second_ones <= 0;
            if (second_tens == 5) begin
                second_tens <= 0;

                // 增加分钟
                if (minute_ones == 9) begin
                    minute_ones <= 0;
                    if (minute_tens == 5) begin
                        minute_tens <= 0;

                        // 增加小时
                        if (hour_ones == 9) begin
                            hour_ones <= 0;
                            hour_tens <= hour_tens + 1;
                        end
                        else begin
                            hour_ones <= hour_ones + 1;
                        end
                    end
                    else begin
                        minute_tens <= minute_tens + 1;
                    end
                end
                else begin
                    minute_ones <= minute_ones + 1;
                end
            end
            else begin
                second_tens <= second_tens + 1;
            end
        end
        else begin
            second_ones <= second_ones + 1;
        end
    end
    else begin
        count <= count + 1;
    end
end

assign hour = {hour_tens, hour_ones};
assign minute = {minute_tens, minute_ones};
assign second = {second_tens, second_ones};

endmodule

该数字钟模块包括一个时钟信号、小时、分钟和秒钟输出。它使用了一个计数器来计算每秒钟的时间，并根据当前时间来更新时钟输出。