用与非门设计一个三变量(A、B、C)表决器,其中A有否决权,列出逻辑状态表,写出逻辑表达式和画出逻辑图。
时间: 2024-02-03 21:14:20 浏览: 148
VHDL.rar.zip_vhdl_vhdl三输入与门_三输入与非门_逻辑门
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逻辑状态表如下:
| A | B | C | 输出 |
|:-:|:-:|:-:|:----:|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 0 |
其中,A=1表示否决,输出只有在B=C=1时才为1。
逻辑表达式为:输出 = A'BC
逻辑图如下:
```
+------+
A ---| |
| AND |
B ---| |
+------+
|
C ---|
|
+------+
| |
out--| NOT |
| |
+------+
```
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