在TMS320C6748 DSP平台上，如何配置PLL和外设时钟以支持USB2.0和USB1.1子系统正常工作？请提供具体步骤和注意事项。

在TMS320C6748 DSP平台上，正确配置USB时钟对于USB2.0和USB1.1子系统的正常工作至关重要。以下是一系列专业步骤和注意事项，帮助你完成时钟配置。

参考资源链接：[TMS320C6748DSP：解决USB时钟与外设配置问题详解](https://wenku.csdn.net/doc/2v899wco06?spm=1055.2569.3001.10343)

首先，要理解PLL（Phase-Locked Loop）配置对于USB时钟管理的重要性。PLL用于生成稳定且精确的时钟信号，以驱动USB子系统。TMS320C6748 DSP的外设时钟管理系统允许通过软件配置PLL0_SYSCLK2和PLL0_SYSCLK4来满足USB2.0和USB1.1子系统的时钟需求。

对于USB2.0子系统，它需要一个特定频率的参考时钟，这通常是48MHz。你可以选择USB_REFCLKIN管脚提供的外部时钟，或者系统PLL的AUXCLK时钟作为参考。通过编程CFGCHIP2寄存器中的USB0PHYCLKMUX位，决定使用哪一个时钟源。此外，如果USB2.0 PHY需要支持特殊的音频速率，应选择USB_REFCLKIN时钟源，并且USB2.0子系统的外设总线时钟将由PLL0_SYSCLK2提供。

对于USB1.1子系统，它需要48MHz（CLK48）和12MHz（CLK12）的时钟，其中12MHz的时钟是由48MHz时钟分频得到的。48MHz时钟可以来自USB_REFCLKIN或由USB2.0 PHY提供的时钟输入。通过配置CFGCHIP2中的USB1PHYCLKMUX位，选择CLK48的时钟源。而USB1.1子系统的外设总线时钟则来自PLL0_SYSCLK4。

特别需要注意的是，当USB1.1子系统使用且48MHz时钟输入来自USB2.0 PHY时，必须确保USB2.0始终能产生48MHz的时钟。这可以通过控制CFGCHIP2寄存器的USB0PHY_PLLON位来实现。当该位设置为1时，即使在USB暂停期间，USB2.0 PHY也不会停止产生48MHz的时钟。反之，当该位清零时，USB2.0 PHY允许在暂停期间停止48MHz时钟。

在配置时钟之前，建议仔细阅读《TMS320C6748DSP：解决USB时钟与外设配置问题详解》，其中包含了丰富的示例代码和深入的技术分析，能够帮助你更好地理解时钟配置的细节和可能遇到的问题。

最后，不要忘记参考TMS320C6748 DSP技术参考手册的章节6.3，它详细探讨了外设时钟管理，特别是针对USB接口的时钟设计，这将为你提供必要的技术背景知识。如果在配置过程中遇到任何问题，可以联系广州创龙电子科技有限公司获取技术支持。

参考资源链接：[TMS320C6748DSP：解决USB时钟与外设配置问题详解](https://wenku.csdn.net/doc/2v899wco06?spm=1055.2569.3001.10343)