在TMS320C6748 DSP平台上,如何正确配置USB时钟以支持USB2.0和USB1.1子系统的正常工作?请详细说明配置PLL和外设时钟的过程。
时间: 2024-11-17 07:17:21 浏览: 12
在TMS320C6748 DSP平台上配置USB时钟以支持USB2.0和USB1.1子系统的工作,需要对PLL和外设时钟进行精确配置。以下是详细的步骤和注意事项:
参考资源链接:[TMS320C6748DSP:解决USB时钟与外设配置问题详解](https://wenku.csdn.net/doc/2v899wco06?spm=1055.2569.3001.10343)
首先,确保你已经熟悉了TMS320C6748 DSP的技术参考手册,特别是外设时钟管理部分。USB2.0子系统需要通过配置系统配置模块的CFGCHIP2寄存器中的USB0PHYCLKMUX位来选择正确的时钟源。当使用USB_REFCLKIN作为参考时钟时,确保在支持特殊音频速率的情况下选中该时钟源。
对于USB2.0子系统,其外设总线时钟源自PLL0_SYSCLK2。当配置USB1.1子系统时,其48MHz(CLK48)和12MHz(CLK12)时钟是从48MHz时钟分频得到的。USB_REFCLKIN或USB2.0 PHY提供的时钟输入可以作为48MHz时钟源,通过配置CFGCHIP2中的USB1PHYCLKMUX位来选择CLK48时钟源。
在USB1.1子系统使用48MHz时钟输入来自USB2.0 PHY时,必须确保USB2.0 PHY能够在USB暂停期间继续产生48MHz时钟。这可以通过控制CFGCHIP2的USB0PHY_PLLON位实现。当USB0PHY_PLLON设为1时,USB2.0 PHY将保持48MHz时钟运行,否则在暂停时允许停止时钟。
配置PLL以生成正确的外设时钟频率也是关键。这通常涉及选择合适的分频器和倍频器,以确保主PLL(PLL0)输出正确的系统时钟(SYSCLK)。外设时钟如PLL0_SYSCLK2和PLL0_SYSCLK4通常是通过系统PLL的输出时钟分频得到,因此需要确保这些分频器被正确配置。
最后,需要注意的是,整个配置过程需要在操作系统如SYSBIOS的指导下进行,确保在系统初始化和运行阶段正确地初始化和配置时钟系统。
为了更深入地理解这些步骤和注意事项,推荐阅读《TMS320C6748DSP:解决USB时钟与外设配置问题详解》一书,它不仅详细讲解了上述配置过程,还包含了许多实际案例和调试技巧,帮助你在嵌入式开发中应对USB时钟配置的挑战。
参考资源链接:[TMS320C6748DSP:解决USB时钟与外设配置问题详解](https://wenku.csdn.net/doc/2v899wco06?spm=1055.2569.3001.10343)
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