如何在TMS320C6748 DSP平台上正确配置USB时钟，以确保USB2.0和USB1.1子系统都能正常工作？请详细说明配置PLL和外设时钟的过程。

为了确保TMS320C6748 DSP平台上的USB2.0和USB1.1子系统能够正常工作，正确配置USB时钟是关键。这里提供了一个详细的配置过程，涵盖了PLL配置和外设时钟设置的各个方面。

参考资源链接：[TMS320C6748DSP：解决USB时钟与外设配置问题详解](https://wenku.csdn.net/doc/2v899wco06?spm=1055.2569.3001.10343)

首先，理解TMS320C6748 DSP的外设时钟管理对于成功配置USB时钟至关重要。文档《TMS320C6748DSP：解决USB时钟与外设配置问题详解》中详细探讨了这一主题。我们应当参考技术参考手册的第6.3章，其中讨论了PLL（Phase-Locked Loop）的配置以及USB接口的时钟需求。

对于USB2.0子系统，其PLL需要一个参考时钟，可以选择从USB_REFCLKIN管脚获取，也可以使用系统PLL的AUXCLK时钟。配置系统配置模块的CFGCHIP2寄存器中的USB0PHYCLKMUX位，来选择参考时钟源。通常情况下，若需支持特定的音频速率，则USB_REFCLKIN时钟源应被选中，此时USB2.0子系统的外设总线时钟来源于PLL0_SYSCLK2。

对于USB1.1子系统，它需要48MHz（CLK48）和12MHz（CLK12）时钟，这两个时钟通常通过将48MHz时钟分频得到12MHz时钟。48MHz时钟的来源可以是USB_REFCLKIN或者USB2.0 PHY提供的时钟输入。通过配置CFGCHIP2寄存器中的USB1PHYCLKMUX位，我们可以选择CLK48时钟的来源。USB1.1子系统的外设总线时钟则是来自PLL0_SYSCLK4。

特别地，当USB1.1子系统使用时，如果48MHz时钟来自USB2.0 PHY，则必须确保USB2.0能够在暂停期间持续提供48MHz时钟。这通过控制CFGCHIP2寄存器中的USB0PHY_PLLON位来实现，设为1则允许PLL在USB暂停期间运行，清零则关闭。

整个过程需要注意的细节和可能遇到的问题都在《TMS320C6748DSP：解决USB时钟与外设配置问题详解》文档中有详细说明，包括了如何在实际开发中应用这些概念以及相关的案例分析。在配置过程中，建议密切参考该文档以及相关的开发工具和库函数，确保时钟配置的精确性和稳定性。

最后，为了更深入地理解TMS320C6748的时钟系统以及相关外设的工作原理，建议您浏览广州创龙电子科技有限公司提供的技术论坛和官方网站，那里有许多专业人士分享的经验和解决方案，有助于解决开发过程中可能遇到的难题。

参考资源链接：[TMS320C6748DSP：解决USB时钟与外设配置问题详解](https://wenku.csdn.net/doc/2v899wco06?spm=1055.2569.3001.10343)