共阴极数码管显示0-9verilog

以下是共阴极数码管显示0-9的Verilog代码：

module digit_display(
    input [3:0] digit, // 数字输入，4位二进制数，0-9之间的数字
    output reg [6:0] segment // 数码管段输出，7位二进制数
);

always @(*) begin
    case(digit)
        4'b0000: segment = 7'b1000000; // 数字0
        4'b0001: segment = 7'b1111001; // 数字1
        4'b0010: segment = 7'b0100100; // 数字2
        4'b0011: segment = 7'b0110000; // 数字3
        4'b0100: segment = 7'b0011001; // 数字4
        4'b0101: segment = 7'b0010010; // 数字5
        4'b0110: segment = 7'b0000010; // 数字6
        4'b0111: segment = 7'b1111000; // 数字7
        4'b1000: segment = 7'b0000000; // 数字8
        4'b1001: segment = 7'b0010000; // 数字9
        default: segment = 7'b1111111; // 显示空白
    endcase
end

endmodule

这个代码使用 `digit` 输入来选择要显示的数字，在 `case` 语句中对应每个数字的 `segment` 输出值。注意，这个代码假设使用的是共阴极数码管，因此 `segment` 输出为低电平时，对应的数码管段会被点亮。如果使用的是共阳极数码管，则需要将输出值取反。