verilog数组赋值for循环

### Verilog 中使用 `for` 循环对数组进行赋值

在Verilog中，可以利用过程语句块中的`for`循环来遍历并给数组赋值。需要注意的是，在过程语句块内不允许存在连续赋值语句[^2]。

下面是一个简单的例子展示如何通过`for`循环初始化一个寄存器类型的数组：

module for_loop_example;
    reg [7:0] my_array [0:9]; // 定义一个8位宽、长度为10的数组
    
    initial begin
        integer i;

        // 使用for循环为my_array中的每一个元素赋初值
        for(i = 0; i < 10; i=i+1) begin : init_loop
            my_array[i] = i * 2; // 给每个位置上的数赋予不同的初始值
        end
        
        $display("Array initialization complete.");
        
        // 打印数组内容用于验证
        for(i = 0; i < 10; i=i+1) begin : display_loop
            $display("my_array[%d]=%b",i,my_array[i]);
        end
    end
endmodule

此代码片段展示了怎样定义一个名为`init_loop`的过程性`for`循环结构，并将其应用于设置数组成员的具体数值；同时也提供了一个额外的打印环节(`display_loop`)以便于观察最终的结果。

对于组合逻辑设计而言，如果想要基于条件表达式而非时间顺序更新多个信号，则应考虑采用其他方法而不是过程性的`for`循环，因为后者通常是在时序控制下执行的操作。