4位双向移位寄存器verilog

以下是一个4位双向移位寄存器的Verilog代码：

module shift_register (
    input clk,
    input rst,
    input direction,
    input [3:0] data_in,
    output [3:0] data_out
);

reg [3:0] register;

always @ (posedge clk or negedge rst) begin
    if (rst == 0) begin
        register <= 4'b0000;
    end else begin
        if (direction == 1) begin // shift right
            register <= {data_in[0], register[3:1]};
        end else begin // shift left
            register <= {register[2:0], data_in[3]};
        end
    end
end

assign data_out = register;

endmodule

该模块有五个输入输出端口：

- clk：时钟信号
- rst：复位信号
- direction：移位方向选择信号，0表示向左移位，1表示向右移位
- data_in：输入数据，4位二进制数
- data_out：输出数据，4位二进制数

在模块内部，使用了一个4位寄存器（register）来存储数据。当rst为0时，将register的值清零。在时钟信号的上升沿时，根据direction的值进行移位操作，将输入数据与register进行组合，得到新的register值。最后将register的值输出到data_out端口。