用Verilog HDL描述计数器和分频器

计数器和分频器是数字电路中常用的模块，可以用Verilog HDL进行描述。

下面是一个简单的4位计数器的Verilog代码：

module counter(
    input clk,
    input reset,
    output reg [3:0] count
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b0;
    end
    else begin
        count <= count + 1;
    end
end

endmodule

这个模块有三个输入：时钟信号`clk`、复位信号`reset`和一个4位的计数器输出`count`。在每个时钟上升沿或复位上升沿时，计数器的值都会更新。如果复位信号为高电平，则计数器将被重置为0。

接下来是一个简单的分频器的Verilog代码：

module divider(
    input clk,
    input reset,
    output reg out
);

reg [7:0] count;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 8'b0;
        out <= 1'b0;
    end
    else begin
        count <= count + 1;
        if (count == 8'hFF) begin
            count <= 8'b0;
            out <= ~out;
        end
    end
end

endmodule

这个模块有两个输入：时钟信号`clk`和复位信号`reset`，以及一个输出`out`。每当时钟上升沿到来时，计数器加一。当计数器达到最大值（这里是255）时，输出会翻转。因此，输出的频率是输入时钟频率的一半。如果复位信号为高电平，则计数器和输出都会被重置为0。