用always块和@(posedge clk)或@(negedge clk)的结构实现1/2分频器的源代码，它的功能是对时钟输入信号clk_in的周期进行2倍输出 clk_out 调制，电路的复位信号为reset。写出程序源代码和测试代码，

以下是1/2分频器的Verilog代码实现：

module half_divider (
  input clk_in, // 输入时钟信号
  input reset, // 复位信号
  output reg clk_out // 输出时钟信号
);

  always @(posedge clk_in or negedge reset) begin
    if (reset) begin // 复位信号为低电平
      clk_out <= 1'b0; // 输出时钟信号为低电平
    end else begin
      clk_out <= ~clk_out; // 输出时钟信号翻转
    end
  end

endmodule

测试代码如下：

module half_divider_tb;

  reg clk_in;
  reg reset;
  wire clk_out;

  half_divider uut (
    .clk_in(clk_in),
    .reset(reset),
    .clk_out(clk_out)
  );

  initial begin
    clk_in = 1'b0;
    reset = 1'b1;
    #10 reset = 1'b0;
    #100 $finish;
  end

  always #5 clk_in <= ~clk_in;

endmodule

此测试代码将输入时钟信号和复位信号连接到1/2分频器模块，并且在初始化过程中将复位信号设置为高电平。然后使用always块和时间延迟模拟输入时钟信号，每个时钟周期时间为5个时间单位。在10个时间单位之后，复位信号被设置为低电平，开始计算输出时钟信号。在100个时间单位之后，测试程序结束。