verilog设计一个数字秒表，其计时范围从000.0-999.9秒，使用四位数码管显示。复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，秒表就清零。具有启停开关，即按一下启停开关，启动计数器开始计时，再按一下启停开关则停止计时。再按一下启停开关从上次停止的时间继续计时，如此反复。

以下是一个数字秒表的Verilog代码，它可以进行计时，具有复位开关和启停开关，使用四位数码管显示。复位开关可以在任何时候使用，即使在计时过程中，只要按一下复位开关，秒表就清零。启停开关可以在计时过程中启动或停止计时，并且再次按下启停开关时，可以从上次停止的时间继续计时。

module stopwatch(
    input clk,                  // 时钟信号
    input reset,                // 复位信号
    input start_stop,           // 启动/停止信号
    output reg [3:0] seg,       // 数码管显示输出
    output reg dp               // 小数点显示输出
);

reg [9:0] count;               // 计数器，10位用于计数
reg [3:0] sec, ms;             // 秒和毫秒的计数器，每个4位
reg [1:0] state;               // 状态机状态，00-停止，01-计时，10-暂停

assign dp = (count[2:1] == 2'b10); // 每隔100ms显示一个小数点

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 10'd0;
        sec <= 4'd0;
        ms <= 4'd0;
        state <= 2'd0;
    end else begin
        case (state)
            2'd0: begin // 停止状态
                if (start_stop) begin // 按下启动键，进入计时状态
                    state <= 2'd1;
                end
            end
            2'd1: begin // 计时状态
                if (start_stop) begin // 按下停止键，进入暂停状态
                    state <= 2'd2;
                end else if (count == 10'd9999) begin
                    count <= 10'd0;
                    sec <= sec + 1;
                    if (sec == 10'd999) begin
                        sec <= 4'd0;
                    end
                end else begin
                    count <= count + 1;
                    ms <= ms + 1;
                    if (ms == 10'd999) begin
                        ms <= 4'd0;
                    end
                end
            end
            2'd2: begin // 暂停状态
                if (start_stop) begin // 再次按下启动键，进入计时状态
                    state <= 2'd1;
                end
            end
        endcase
    end
end

// 数码管显示模块
// 将秒和毫秒的计数器转换为数码管显示输出
seg_display disp_sec(
    .val(sec),
    .seg(seg[3:0])
);

seg_display disp_ms(
    .val(ms),
    .seg(seg[7:4])
);

endmodule

// 数码管显示模块
// 输入一个4位二进制数，输出对应的七段数码管显示信号
module seg_display(
    input [3:0] val,
    output reg [6:0] seg
);

always @(*) begin
    case (val)
        4'd0: seg = 7'b1000000;
        4'd1: seg = 7'b1111001;
        4'd2: seg = 7'b0100100;
        4'd3: seg = 7'b0110000;
        4'd4: seg = 7'b0011001;
        4'd5: seg = 7'b0010010;
        4'd6: seg = 7'b0000010;
        4'd7: seg = 7'b1111000;
        4'd8: seg = 7'b0000000;
        4'd9: seg = 7'b0011000;
        default: seg = 7'b1111111;
    endcase
end

endmodule

此代码使用了一个状态机来控制秒表的功能。状态0表示停止状态，状态1表示计时状态，状态2表示暂停状态。在每个时钟周期中，状态机根据启动/停止信号和计数器的值来切换状态，并根据当前状态进行相应的计时操作。数码管显示模块将秒和毫秒计数器的值转换为对应的七段数码管输出信号。小数点显示的逻辑是，每隔100ms显示一个小数点。

要进行仿真，可以使用Verilog仿真器，例如ModelSim。也可以使用在线Verilog仿真器，例如EDA Playground。在仿真过程中，需要提供适当的时钟和输入信号，以测试秒表的各种功能。