写一段简单的同时用到reg和wire变量的Verilog代码

在Verilog HDL（硬件描述语言）中，`reg`变量通常用于存储状态信息，而`wire`变量则用于表示数据流。下面是一个简单的例子，它创建了一个计数器模块，其中包含一个`reg`变量和两个`wire`变量：

module counter (
    input wire clk,        // 时钟信号
    input wire reset,       // 外部复位信号
    output reg [3:0] count, // 计数值，作为reg变量
    output wire q_out      // 输出数据线，作为wire变量
);

// 定义计数器状态机
always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b0;    // 当reset高电平时清零计数器
    } else if (clk == 1'b1) begin
        if (count < 4'hF)     // 当计数小于15时递增
            count <= count + 1'b1;
        else
            count <= 4'b0;    // 当计数满时归零
    end
end

// 输出计数值
assign q_out = count[0];   // 只将最低位赋值给q_out

endmodule

在这个例子中，`count`是一个4位的`reg`，它随着时钟上升沿更新，当外部`reset`信号高时初始化为0。`q_out`是一个`wire`，它只连接了`count`的最低位。