verilog 数组初始化

在Verilog中，可以使用初始化列表对数组进行初始化。下面是一个示例代码，展示了如何对Verilog中的数组进行初始化：

module array_init_example;
  reg [7:0] mem[0:3]; // 声明一个8位宽的数组，大小为4

  initial begin
    // 使用初始化列表对数组进行初始化
    mem = '{8'h11, 8'h22, 8'h33, 8'h44};
    
    // 打印数组中的值
    for (int i = 0; i < 4; i = i + 1) begin
      $display("mem[%0d] = %h", i, mem[i]);
    end
  end
endmodule

在上述示例中，我们声明了一个名为`mem`的数组，它包含4个元素，每个元素都是8位宽。然后，在`initial`块中，使用初始化列表`'{8'h11, 8'h22, 8'h33, 8'h44}`对数组进行初始化。这个初始化列表中的每个值对应于数组的每个元素。

在该示例中，我们使用`$display`系统任务来打印数组中的值。运行这段代码，输出将会是：

mem[0] = 11
mem[1] = 22
mem[2] = 33
mem[3] = 44

通过使用初始化列表，我们可以在Verilog中对数组进行方便的初始化。注意，初始化列表中的值的数量必须与数组的大小相匹配。如果值的数量少于数组大小，剩余的元素将会被初始化为默认值。如果值的数量多于数组大小，将会产生一个错误。