用verilog语言编写代码实现下列要求拨动开关sw1为H，开始比赛。八位七数码管从左数第1、2位显示黄队分数，第7、8位显示红队分数。开始比赛时同时显示为00。按下键盘*1代表黄队加1分；按下键盘*2代表黄队加2分；按下键盘*3代表黄队加3分。按下键盘#1代表红队加1分；按下键盘#2代表红队加2分；按下键盘#3代表红队加3分。拨动开关sw1为L，结束比赛。再按没影响。外部输入脉冲信号频率为50mhz

以下是一个基于FPGA的Verilog代码示例，可以实现上述要求：

module score_board(
    input clk,
    input reset,
    input sw1,
    input [3:0] keypad,
    output reg [7:0] score_yellow,
    output reg [7:0] score_red
);

reg [7:0] score_yellow_reg = 8'b0;
reg [7:0] score_red_reg = 8'b0;

assign score_yellow = score_yellow_reg;
assign score_red = score_red_reg;

reg [3:0] keypad_prev = 4'b1111;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        score_yellow_reg <= 8'b0;
        score_red_reg <= 8'b0;
    end else if (sw1) begin
        // Start the game, display 00
        score_yellow_reg <= 8'b0;
        score_red_reg <= 8'b0;
    end else begin
        // Update scores based on keypad input
        case (keypad)
            4'b0001: score_yellow_reg <= score_yellow_reg + 1; // Yellow +1
            4'b0010: score_yellow_reg <= score_yellow_reg + 2; // Yellow +2
            4'b0011: score_yellow_reg <= score_yellow_reg + 3; // Yellow +3
            4'b0101: score_red_reg <= score_red_reg + 1; // Red +1
            4'b0110: score_red_reg <= score_red_reg + 2; // Red +2
            4'b0111: score_red_reg <= score_red_reg + 3; // Red +3
            default: // No input
        endcase
    end
end

endmodule

在这个例子中，我们定义了一个名为`score_board`的模块，它有四个输入和两个输出。`clk`是时钟信号，`reset`是复位信号，`sw1`是拨动开关信号，`keypad`是键盘输入，`score_yellow`和`score_red`是分别显示黄队和红队分数的七段数码管输出。

在`always`块中，我们使用了时钟沿触发器（`@(posedge clk)`）和复位信号（`posedge reset`）来控制分数和显示。当`reset`信号为高电平时，分数被重置为0。当`sw1`信号为高电平时，比赛开始，分数被重置为0，并且七段数码管显示为00。当`keypad`信号有输入时，根据不同的按键输入更新相应队伍的分数。

请注意，这只是一个简单的例子，实际的比分板可能需要更多的功能和逻辑。