用case实现round robin 5路verilog实现 与tb文件

以下是基于 Verilog 的 Round Robin 5 路调度器的代码示例：

module round_robin_5(input clk, input reset, input [4:0] req, output reg [4:0] grant);

  reg [2:0] count;

  always @(posedge clk) begin
    if (reset) begin
      count <= 0;
      grant <= 0;
    end else begin
      if (req[count]) begin
        grant <= {1'b0, count};
      end
      count <= count + 1;
      if (count == 4) begin
        count <= 0;
      end
    end
  end

endmodule

这个代码包括一个时钟信号 clk，一个重置信号 reset，一个 5 位的请求信号 req，以及一个 5 位的授权信号 grant。该模块使用 round-robin 算法来选择下一个请求，并将其授权。授权信号使用 5 位二进制表示，其中高位为 0，低位为当前授权的请求编号。

以下是测试该模块的 Testbench 代码示例：

module round_robin_5_tb();

  reg clk;
  reg reset;
  reg [4:0] req;
  wire [4:0] grant;

  round_robin_5 dut(.clk(clk), .reset(reset), .req(req), .grant(grant));

  initial begin
    clk = 0;
    reset = 1;
    req = 5'b00000;
    #10 reset = 0;
    #10 req = 5'b00001;
    #10 req = 5'b00010;
    #10 req = 5'b00100;
    #10 req = 5'b01000;
    #10 req = 5'b10000;
    #10 req = 5'b00001;
    #10 req = 5'b00010;
    #10 req = 5'b00100;
    #10 req = 5'b01000;
    #10 req = 5'b10000;
    #10 $finish;
  end

  always #5 clk = ~clk;

endmodule

该 Testbench 模块包括时钟 clk，重置信号 reset，请求信号 req，以及授权信号 grant。Testbench 模块使用 `initial` 块来定义测试用例。在这个示例中，我们按顺序发送了 5 个请求，并在最后重复了这个过程。最后，我们使用 `$finish` 系统任务来结束仿真。

请注意，这只是一个基本示例，您可能需要根据您的特定需求进行修改。