round robin 5路verilog实现

以下是一个简单的 round robin 5路的 Verilog 实现示例：

module round_robin_5(input clk, input reset, input [4:0] in_data, output reg [4:0] out_data);
 
reg [2:0] select;
 
always @ (posedge clk or posedge reset) begin
    if (reset) begin
        select <= 3'd0;
        out_data <= 5'd0;
    end else begin
        select <= select + 1'b1;
        if (select >= 3'd5) begin
            select <= 3'd0;
        end
        out_data <= in_data[select];
    end
end
 
endmodule

这个模块使用了一个 3 位计数器来实现五个输入端口的 round robin 调度。每当时钟上升沿到来时，计数器加 1，然后根据计数器的值选择一个输入端口。当计数器达到 5 时，它会重新回到 0。在模块被重置时，计数器和输出数据都会被清零。