module cnt_6(CP,R,Q2,CO2); input CP,R; output CO2; output reg[2:0] Q2; assign CO2= Q2[0]&Q2[2]; always@(posedge CP or posedge R) begin if(R) begin Q2 <= 3'b0; end else begin case(Q2) 3'b000: Q2 <= 3'b001; 3'b001: Q2 <= 3'b010; 3'b010: Q2 <= 3'b011; 3'b011: Q2 <= 3'b100; 3'b100: Q2 <= 3'b101; 3'b101: Q2 <= 3'b000; default: Q2 <= 3'b000; endcase end end endmodulemodule cnt_10( input CP, // 时钟信号 input R, // 复位信号 output reg [3:0] Q1,// BCD码计数器输 output CO1 ); reg [3:0] Q1_next; // 下一个计数器值 assign CO1= Q1[0]&Q1[3]; always @(posedge CP or posedge R) begin if (R) begin Q1 <= 4'b0000; // 复位计数器 end else begin Q1 <= Q1_next; // 更新计数器值 end end always @(Q1) begin case (Q1) 4'b0000: Q1_next = 4'b0001; 4'b0001: Q1_next = 4'b0010; 4'b0010: Q1_next = 4'b0011; 4'b0011: Q1_next = 4'b0100; 4'b0100: Q1_next = 4'b0101; 4'b0101: Q1_next = 4'b0110; 4'b0110: Q1_next = 4'b0111; 4'b0111: Q1_next = 4'b1000; 4'b1000: Q1_next = 4'b1001; 4'b1001: Q1_next = 4'b0000; default: Q1_next = 4'b0000; endcase end endmodulemodule Clk_1Hz( input CP, // 100MHz时钟信号 input R, // 复位信号 output reg CP_out // 1Hz时钟信号 ); reg [31:0] count = 0; // 计数器，初始值为0 always @(posedge CP or posedge R) begin if (R) begin // 复位信号为高电平时，将计数器清零和时钟信号复位 count <= 0; CP_out <= 0; end else begin if (count == 100000000 - 1) begin // 计数器达到100000000时，产生一个时钟脉冲 count <= 0; CP_out <= ~CP_out; end else begin count <= count + 1; end end end endmodule请你通过实例化上面我给的三个子模块，利用Verilog设计一个60进制的秒表，可以将cnt_10的CO1传到cnt_6的时钟信号CP上，连接两个再设计这个秒表

以下是Verilog代码：

module stopwatch(
    input CP_100MHz, // 100MHz时钟信号
    input R, // 复位信号
    output reg [5:0] sec_count, // 秒计数器，最多到59
    output reg [5:0] min_count // 分计数器，最多到59
);

reg CP_1Hz; // 1Hz时钟信号

cnt_6 cnt6(
    .CP(CP_1Hz),
    .R(R),
    .Q2(sec_count[3:1]),
    .CO2()
);

cnt_10 cnt10(
    .CP(CP_1Hz),
    .R(R),
    .Q1(min_count),
    .CO1(cnt6.CP)
);

Clk_1Hz clk1Hz(
    .CP(CP_100MHz),
    .R(R),
    .CP_out(CP_1Hz)
);

always @(posedge cnt6.CP) begin
    if (sec_count == 59) begin
        sec_count <= 6'b0;
        if (min_count == 59) begin
            min_count <= 6'b0;
        end else begin
            min_count <= min_count + 6'b1;
        end
    end else begin
        sec_count <= sec_count + 6'b1;
    end
end

endmodule

首先，实例化了三个子模块：cnt_6、cnt_10和Clk_1Hz。其中，cnt_6的时钟信号CP接收来自cnt_10的CO1信号，cnt_10的时钟信号CP接收来自Clk_1Hz的CP_out信号。

然后，在always块中，每当cnt_6的时钟信号上升沿到来时，判断秒计数器是否为59。如果是，则将秒计数器清零，并将分计数器加1；如果不是，则将秒计数器加1。

最后，将秒计数器和分计数器作为输出，即可实现60进制的秒表。