verilog: 设计一个可存储4位数据的寄存器

在Verilog语言中，设计一个可存储4位数据的寄存器（也称为移位寄存器或简单的一组D触发器）的基本步骤如下：

module four_bit_register (
    input wire clk,      // 时钟信号
    input wire [3:0] data_in,  // 输入数据
    output reg [3:0] data_out   // 输出数据
);

// 使用四位D触发器组成寄存器
reg [3:0] register_data; 

always @(posedge clk)  // 针对时钟上升沿操作
begin
    if (data_in != 4'b0)  // 如果有新的输入数据，则更新寄存器
        register_data <= data_in;  // 数据输入并保存到寄存器
    else
        register_data <= register_data;  // 没有新数据则保持不变
    data_out = register_data;  // 将寄存器内容输出
end

endmodule

在这个模块中：
- `clk` 是时钟输入，当它翻转时会触发一次寄存器内容的更新。
- `data_in` 是输入的数据，用于存放新的4位值。
- `register_data` 是内部的4位D触发器数组，用于存储数据。
- `data_out` 是输出端口，显示当前寄存器的内容。