请帮我写一个verilog的代码，完成32bit的串行输出功能

好的，以下是一个简单的Verilog代码，实现32位数据的串行输出功能：

module serial_output(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [31:0] data_in, // 输入数据
    output reg serial_out // 串行输出
);

reg [4:0] counter = 0; // 计数器，用于计算输出的位数
reg [31:0] shift_reg = 0; // 移位寄存器，用于存储数据

always @(posedge clk or posedge rst) begin
    if (rst) begin
        shift_reg <= 0;
        counter <= 0;
        serial_out <= 0;
    end else begin
        shift_reg <= {shift_reg[30:0], data_in}; // 将输入数据存入移位寄存器
        counter <= (counter == 31) ? 0 : counter + 1; // 计数器自增
        serial_out <= shift_reg[31]; // 将最高位输出到串行端口
    end
end

endmodule

该代码实现了一个带有复位功能的32位串行输出模块。输入信号包括时钟信号`clk`、复位信号`rst`和数据信号`data_in`，输出信号为串行输出`serial_out`。在每个时钟上升沿时，输入数据会被存储到移位寄存器中，计数器会自增，最高位会被输出到串行输出端口。在复位信号为高电平时，移位寄存器、计数器和串行输出端口会被清零。