编写这个verilog语句对应的testbench

以下是这个 Verilog 模块的 testbench 代码：

`timescale 1ns / 1ps  // 设置时钟周期

module decider_tb;

    // 时钟信号
    reg clk;
    always #5 clk = ~clk;  // 时钟周期为 10ns

    // 输入信号
    reg [7:0] in1;
    reg [7:0] in2;
    reg [7:0] in3;
    reg [7:0] in4;
    reg [7:0] in5;
    reg [7:0] in6;
    reg [7:0] in7;
    reg [7:0] in8;

    // 输出信号
    wire [1:0] result;

    // 实例化被测模块
    decider dut(
        .result(result),
        .in1(in1),
        .in2(in2),
        .in3(in3),
        .in4(in4),
        .in5(in5),
        .in6(in6),
        .in7(in7),
        .in8(in8)
    );

    // 初始化输入信号
    initial begin
        in1 = 8'hFF;
        in2 = 8'hAA;
        in3 = 8'h55;
        in4 = 8'h00;
        in5 = 8'hF0;
        in6 = 8'h0F;
        in7 = 8'h80;
        in8 = 8'h7F;
    end

    // 模拟输入信号
    always @(posedge clk) begin
        in1 <= in1 - 1;
        in2 <= in2 + 1;
        in3 <= in3 - 1;
        in4 <= in4 + 1;
        in5 <= in5 - 1;
        in6 <= in6 + 1;
        in7 <= in7 - 1;
        in8 <= in8 + 1;
    end

    // 输出结果
    always @(posedge clk) begin
        $display("in1=%h in2=%h in3=%h in4=%h in5=%h in6=%h in7=%h in8=%h result=%d",
            in1, in2, in3, in4, in5, in6, in7, in8, result);
    end

endmodule

在这个 testbench 中，我们首先定义了一个时钟信号 `clk` 和八个输入信号 `in1` 到 `in8`，以及一个输出信号 `result`。然后，我们实例化了被测的 `decider` 模块，并将输入和输出信号连接到实例化的模块上。接下来，我们使用 `initial` 块初始化了输入信号，然后使用 `always` 块模拟了输入信号的变化。最后，我们使用另一个 `always` 块输出了输入信号和输出结果，以便于我们观察模拟运行的结果。