设计同步六进制加法计数器用jk触发器,用中规模集成电路74160
时间: 2023-11-30 14:05:09 浏览: 363
要设计同步六进制加法计数器,可以使用JK触发器和中规模集成电路74160。由于六进制计数器需要计数到63,因此需要使用6个JK触发器。
具体电路设计如下:
1. 使用74160作为计数器的控制器,将其CLR引脚接地,将CLK引脚连接到时钟信号源,将RCO引脚连接到下一级计数器的CLK引脚。
2. 使用6个JK触发器,将它们的J、K和CLK引脚连接到74160的QA、QB、QC、QD、QE和QF引脚上,将它们的CP引脚连接到74160的ENT和CLKEN引脚上。
3. 将第一个JK触发器的J和K引脚接地,将第二个JK触发器的J引脚接地,K引脚连接到第一个JK触发器的输出端Qa,以此类推,将第六个JK触发器的J引脚连接到第五个JK触发器的输出端Qe,将K引脚接地。
4. 将第六个JK触发器的输出端Qf连接到异或门的一个输入端,将第五个JK触发器的输出端Qe连接到异或门的另一个输入端,将异或门的输出端连接到第一级JK触发器的CLK引脚上。
这样,当计数器计数到63时,异或门的输出信号会使第一个JK触发器的CLK引脚获得一个上升沿,从而实现六进制计数器的循环计数。具体电路连线图如下:
![image](https://user-images.githubusercontent.com/47064842/136672051-7c0d5d36-9a48-4de3-9d7b-2a05a5beca3b.png)
其中,JK触发器使用74LS73,异或门使用74LS86。需要注意的是,电路中使用了74LS86异或门,因此需要保证输入信号的幅值满足74LS86的输入电平要求。
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4. 对于12进制计数器,需要在第3步中添加一个逻辑电路来判断计数器是否已经达到12。当计数器的值达到12时,需要将第四个JK触发器的J和K输入都设置为1,并使得时钟信号上升沿触发第四个JK触发器,将整个计数器清零重新开始计数。
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