SV中一直读寄存器的一个值，当为1再进行后续代码

您可以使用以下代码来实现您的需求：

while(1) {
  if(SV_register == 1) {
    // 执行后续代码
    break; // 可以选择在执行后续代码后跳出循环
  }
}

这段代码会一直读取 SV_register 的值，直到其等于 1，然后执行后续代码。如果您希望在执行后续代码后跳出循环，可以在后续代码执行完毕后加上 `break` 语句。

相关问题

sv中如何访问一个寄存器

在SystemVerilog中，您可以使用以下语法访问一个寄存器：

reg reg_name;  // 声明一个寄存器

// 在代码中访问寄存器
reg_name = value;  // 将value写入寄存器
value = reg_name;  // 从寄存器读取value的值

您可以声明一个`reg`类型的变量来表示一个寄存器。然后，您可以通过将值分配给寄存器或从寄存器读取值来访问它。请确保在使用寄存器之前对其进行适当的初始化或赋值。

sv中当什么时候再进行比较怎么用代码写

在SV中，比较通常在测试中使用，用于检查设计是否按照预期工作。比较通常发生在模拟环境中，当输入和期望输出之间存在差异时，比较会引发错误。

比较通常使用assert和$assertsystemverilog函数来实现。下面是一个简单的例子，比较两个输入值是否相等：

module tb;
  logic [7:0] a, b;
  
  initial begin
    a = 8'hFF;
    b = 8'h00;
    #1;
    assert(a == b) else $error("Inputs are not equal");
    $display("Inputs are equal");
    #1;
  end
endmodule

在上面的例子中，我们定义了两个8位逻辑型输入a和b，并在初始化块中将a设置为0xFF，将b设置为0x00。然后我们进行比较，如果a和b不相等，assert语句将引发一个错误，并打印一条错误消息。如果a和b相等，则输出一条消息表明它们是相等的。最后，我们使用#1延迟一个时间单位，然后模拟结束。

请注意，这只是一个简单的例子，实际上比较可以更复杂，并且可以在模块中使用多个比较来检查不同的方面。