用Verilog把两个FIFO从0-99和100-199写入第三个FIFO中

以下是一个简单的 Verilog 代码示例，将两个FIFO的数据写入第三个FIFO中：

module fifo_merge (
  input wire clk,             // 时钟信号
  input wire rst,             // 复位信号
  input wire [99:0] fifo1,    // 第一个FIFO
  input wire [99:0] fifo2,    // 第二个FIFO
  output reg [199:0] fifo3    // 第三个FIFO
);

  reg [1:0] addr1 = 0;         // 第一个FIFO的地址指针
  reg [1:0] addr2 = 0;         // 第二个FIFO的地址指针
  reg [2:0] addr3 = 0;         // 第三个FIFO的地址指针

  always @(posedge clk) begin
    if (rst) begin             // 复位信号置位时，所有指针归零
      addr1 <= 0;
      addr2 <= 0;
      addr3 <= 0;
      fifo3 <= 0;
    end else begin
      // 从第一个FIFO中读取数据
      if (addr1 <= 99) begin
        fifo3[addr3] <= fifo1[addr1];
        addr1 <= addr1 + 1;
        addr3 <= addr3 + 1;
      end else begin
        // 从第二个FIFO中读取数据
        if (addr2 <= 99) begin
          fifo3[addr3] <= fifo2[addr2];
          addr2 <= addr2 + 1;
          addr3 <= addr3 + 1;
        end
      end
    end
  end

endmodule

这个代码模块有三个输入和一个输出端口。其中 `clk` 和 `rst` 分别是时钟和复位信号。`fifo1` 和 `fifo2` 是两个输入FIFO，每个FIFO都有100个元素，从0到99。输出 `fifo3` 是一个包含200个元素的FIFO。

在模块中，我们定义了三个地址指针 `addr1`、`addr2` 和 `addr3`，分别表示第一个FIFO、第二个FIFO和第三个FIFO的读写位置。当 `rst` 信号为高时，所有指针都被重置为0，并且 `fifo3` 也被清零。

在时钟上升沿时，我们按照以下步骤读取数据：

- 如果 `addr1` 小于等于99，则从第一个FIFO中读取数据，并将其写入 `fifo3` 中相应的位置。`addr1` 和 `addr3` 指针都递增1。
- 如果 `addr1` 大于99，则切换到第二个FIFO。如果 `addr2` 小于等于99，则从第二个FIFO中读取数据，并将其写入 `fifo3` 中相应的位置。`addr2` 和 `addr3` 指针都递增1。

通过这种方式，我们可以将两个FIFO中的所有数据合并到一个新的FIFO中。