Verilog写三个FIFO，将1-20写入FIFO1，后按奇偶读出给FIFO2，3

好的，我可以为您提供一个Verilog代码示例，实现将1-20写入FIFO1，再将FIFO1中的数据按奇偶分别写入FIFO2和FIFO3的功能。

首先，我们需要定义FIFO的结构体，包括写指针、读指针和缓存区。这里我们定义FIFO的大小为16，数据宽度为8位：

typedef struct {
    logic [3:0] wr_ptr;
    logic [3:0] rd_ptr;
    logic [7:0] buffer [0:15];
} fifo_t;

fifo_t fifo1, fifo2, fifo3;

接下来，我们需要实现FIFO的读写操作。写FIFO的操作比较简单，每次写入一个数据后将写指针自增1即可：

function void fifo_write (input logic [7:0] data, inout fifo_t fifo);
    fifo.buffer[fifo.wr_ptr] = data;
    fifo.wr_ptr = fifo.wr_ptr + 1;
endfunction

读FIFO的操作需要根据奇偶性分别写入到FIFO2和FIFO3中。我们可以通过一个计数器来实现奇偶判断，每次读取一个数据后将读指针自增1，并将计数器加1。当计数器为偶数时将数据写入FIFO2，否则写入FIFO3：

function void fifo_read (output logic [7:0] data, inout fifo_t fifo, inout fifo_t fifo2, inout fifo_t fifo3);
    if (fifo.rd_ptr == fifo.wr_ptr) begin
        // FIFO is empty
        data = 8'h00;
    end else begin
        data = fifo.buffer[fifo.rd_ptr];
        fifo.rd_ptr = fifo.rd_ptr + 1;
        if ((fifo.rd_ptr & 1'b1) == 1'b0) begin
            fifo_write(data, fifo2);
        end else begin
            fifo_write(data, fifo3);
        end
    end
endfunction

最后，我们可以在模块中使用上述函数实现将1-20写入FIFO1，再将FIFO1中的数据按奇偶分别写入FIFO2和FIFO3的功能：

module test;
    initial begin
        // write data to FIFO1
        for (int i = 1; i <= 20; i = i + 1) begin
            fifo_write(i, fifo1);
        end

        // read data from FIFO1 and write to FIFO2 or FIFO3
        for (int i = 1; i <= 20; i = i + 1) begin
            logic [7:0] data;
            fifo_read(data, fifo1, fifo2, fifo3);
            $display("data = %d", data);
        end
    end
endmodule

以上是一个简单的Verilog代码示例，实现将1-20写入FIFO1，再将FIFO1中的数据按奇偶分别写入FIFO2和FIFO3的功能。请注意，这只是一个示例代码，具体的实现可能需要根据具体的应用场景进行调整。