verilog写一个FIFO出入1-20并输出

好的，下面是一个简单的Verilog代码，可以实现1-20的入队和出队操作，并输出队列中的元素：

module fifo (
    input clk,
    input rst_n,
    input enq,
    input deq,
    output [4:0] data_out,
    output empty,
    output full
);

reg [4:0] mem [0:15];
reg [3:0] head = 4'd0;
reg [3:0] tail = 4'd0;
reg [3:0] count = 4'd0;

assign empty = (count == 4'd0);
assign full = (count == 4'd10);

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        head <= 4'd0;
        tail <= 4'd0;
        count <= 4'd0;
    end else begin
        if (enq && ~full) begin
            mem[head] <= count + 1;
            head <= head + 1;
            count <= count + 1;
        end
        if (deq && ~empty) begin
            data_out <= mem[tail];
            tail <= tail + 1;
            count <= count - 1;
        end
    end
end

endmodule

以上代码实现了一个简单的FIFO队列，使用单端口RAM来存储数据，队列大小为10，即可以存储10个元素。队列中的元素是5位宽度的二进制数，从1到20依次入队，然后使用deq信号依次将队列中的元素出队并输出。

注意，以上代码中没有包含模块的测试代码，需要根据具体情况进行设计和测试。