用Verilog把两个FIFO从0-99和100-199交替写入第三个FIFO中，当FIFO1写入时FIFO2暂停

下面是一个简单的Verilog代码实现，其中使用了两个计数器来轮流控制FIFO1和FIFO2的写入：

module fifo_merge(
  input clk,
  input rst,
  input [7:0] fifo1_data,
  input [7:0] fifo2_data,
  input fifo1_write,
  input fifo2_write,
  output reg [7:0] fifo3_data,
  output reg fifo3_write
);

  reg [7:0] fifo1[0:99];
  reg [7:0] fifo2[0:99];
  reg [7:0] fifo3[0:199];
  reg [6:0] fifo1_wr_ptr = 0;
  reg [6:0] fifo2_wr_ptr = 0;
  reg [7:0] counter = 0;
  reg [0:1] fifo_sel = 0;

  always @(posedge clk) begin
    if (rst) begin
      fifo1_wr_ptr <= 0;
      fifo2_wr_ptr <= 0;
      counter <= 0;
      fifo_sel <= 0;
      fifo3_write <= 0;
    end else begin
      if (fifo_sel == 0) begin
        if (fifo1_write) begin
          fifo1[fifo1_wr_ptr] <= fifo1_data;
          fifo1_wr_ptr <= fifo1_wr_ptr + 1;
          if (fifo1_wr_ptr == 99) begin
            fifo_sel <= 1;
          end
        end
      end else begin
        if (fifo2_write) begin
          fifo2[fifo2_wr_ptr] <= fifo2_data;
          fifo2_wr_ptr <= fifo2_wr_ptr + 1;
          if (fifo2_wr_ptr == 99) begin
            fifo_sel <= 0;
          end
        end
      end
      
      if (counter == 199) begin
        fifo3_write <= 1;
      end else begin
        fifo3_write <= 0;
      end
      
      if (fifo3_write) begin
        fifo3[counter] <= fifo_sel ? fifo2[counter-100] : fifo1[counter];
        counter <= counter + 1;
      end
    end
  end

  assign fifo3_data = fifo3[counter];

endmodule

这个模块包含了三个FIFO数组（分别表示FIFO1、FIFO2和FIFO3），两个写指针（fifo1_wr_ptr和fifo2_wr_ptr）、一个计数器（counter）和一个FIFO选择器（fifo_sel）。在每个时钟上升沿时，根据当前的FIFO选择器状态，将数据从FIFO1或FIFO2中写入到相应的数组中。当FIFO1写满时，FIFO选择器将切换到FIFO2，直到FIFO2也写满。当FIFO3已经写满时，输出信号fifo3_write将被置位，以指示外部模块可以读取FIFO3中的数据。在这个过程中，计数器counter将不断自增，并用于确定下一个要写入FIFO3的位置。最后，输出信号fifo3_data将根据计数器的值提供FIFO3中的数据。