用quartus设计一个简单可重构阵列配置存储器、数据存储器等的vhdl代码，

好的，下面是可重构阵列的配置存储器和数据存储器的简单VHDL代码示例：

1. 配置存储器

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity ConfigMemory is
    generic (
        DATA_WIDTH : integer := 32;  -- 配置数据位宽
        ADDR_WIDTH : integer := 8    -- 地址位宽
    );
    port (
        clk : in std_logic;          -- 时钟
        din : in std_logic_vector(DATA_WIDTH - 1 downto 0);  -- 写入数据
        addr : in std_logic_vector(ADDR_WIDTH - 1 downto 0); -- 写入地址
        wr_en : in std_logic;        -- 写使能
        dout : out std_logic_vector(DATA_WIDTH - 1 downto 0) -- 读出数据
    );
end ConfigMemory;

architecture Behavioral of ConfigMemory is
    type mem_type is array (0 to 2**ADDR_WIDTH-1) of std_logic_vector(DATA_WIDTH-1 downto 0);
    signal mem : mem_type := (others => (others => '0'));  -- 初始化为全0
begin
    process (clk)
    begin
        if rising_edge(clk) then
            if wr_en = '1' then
                -- 写操作
                mem(to_integer(unsigned(addr))) <= din;
            end if;
            -- 读操作
            dout <= mem(to_integer(unsigned(addr)));
        end if;
    end process;
end Behavioral;

2. 数据存储器

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity DataMemory is
    generic (
        DATA_WIDTH : integer := 32;  -- 数据位宽
        ADDR_WIDTH : integer := 8    -- 地址位宽
    );
    port (
        clk : in std_logic;          -- 时钟
        din : in std_logic_vector(DATA_WIDTH - 1 downto 0);  -- 写入数据
        addr : in std_logic_vector(ADDR_WIDTH - 1 downto 0); -- 写入地址
        wr_en : in std_logic;        -- 写使能
        dout : out std_logic_vector(DATA_WIDTH - 1 downto 0) -- 读出数据
    );
end DataMemory;

architecture Behavioral of DataMemory is
    type mem_type is array (0 to 2**ADDR_WIDTH-1) of std_logic_vector(DATA_WIDTH-1 downto 0);
    signal mem : mem_type := (others => (others => '0'));  -- 初始化为全0
begin
    process (clk)
    begin
        if rising_edge(clk) then
            if wr_en = '1' then
                -- 写操作
                mem(to_integer(unsigned(addr))) <= din;
            end if;
            -- 读操作
            dout <= mem(to_integer(unsigned(addr)));
        end if;
    end process;
end Behavioral;

这两个模块的实现比较简单，基本上就是一个简单的存储器。其中，配置存储器用于存储可重构阵列的配置信息，数据存储器用于存储计算过程中的数据。在实际应用中，需要根据具体的计算任务来设计和实现可重构阵列的逻辑和控制模块。