用verilog代码写一个0111序列状态机

以下是一个简单的 Verilog 代码实现 0111 序列检测状态机：

module seq_detector (
  input clk,
  input reset_n,
  input data,
  output reg detected
);

parameter S0 = 2'b00;
parameter S1 = 2'b01;
parameter S2 = 2'b10;
parameter S3 = 2'b11;

reg [1:0] state;

always @(posedge clk or negedge reset_n)
begin
  if (!reset_n) begin
    state <= S0;
    detected <= 0;
  end
  else begin
    case(state)
      S0: begin
        if (data == 0) state <= S0;
        else state <= S1;
      end
      S1: begin
        if (data == 0) state <= S0;
        else state <= S2;
      end
      S2: begin
        if (data == 0) state <= S0;
        else state <= S3;
      end
      S3: begin
        if (data == 0) state <= S0;
        else begin
          state <= S3;
          detected <= 1;
        end
      end
      default: state <= S0;
    endcase
  end
end

endmodule

该状态机包含 4 个状态，分别表示检测到 0、1、11 和 0111。当输入数据序列为 0111 时，状态机将进入最终状态并将 detected 置为 1，表示检测到了目标序列。状态机在检测到 0 时将返回初始状态 S0。在上升沿时进行状态转移，同时也包含异步复位功能。