verilog parameter的使用例

Verilog中的parameter可以用来定义一个常量或者参数化一个模块。下面是一个使用parameter的例子：

parameter DATA_WIDTH = 8; // 定义一个8位的数据宽度

module my_module #(parameter DATA_WIDTH = 8) (
    input clk,
    input [DATA_WIDTH-1:0] data_in,
    output [DATA_WIDTH-1:0] data_out
);

    // 在模块内使用 parameter
    reg [DATA_WIDTH-1:0] data;

    always @(posedge clk) begin
        data <= data_in;
    end

    assign data_out = data;

endmodule

在这个例子中，我们定义了一个parameter DATA_WIDTH，它的默认值为8。我们在模块的输入和输出端口中使用了DATA_WIDTH来定义数据宽度。在模块内部，我们使用了parameter来定义一个reg类型的变量data。

在实例化这个模块的时候，我们可以选择使用默认值，也可以通过传递一个新的值来重新定义DATA_WIDTH：

// 使用默认值
my_module my_module_1 (
    .clk(clk),
    .data_in(data_in),
    .data_out(data_out)
);

// 重新定义 DATA_WIDTH
my_module #(16) my_module_2 (
    .clk(clk),
    .data_in(data_in),
    .data_out(data_out)
);

在第一个实例化中，我们使用了默认值，DATA_WIDTH为8。在第二个实例化中，我们重新定义了DATA_WIDTH为16。