帮我写一个systemverilog的包

下面是一个简单的SystemVerilog包的示例，包含了一些常见的数据类型和函数：

package my_pkg;
  // 定义数据类型
  typedef logic [7:0] byte_t;
  typedef logic [31:0] word_t;
  typedef logic [63:0] dword_t;

  // 定义常量
  parameter int MAX_SIZE = 1024;

  // 定义函数
  function byte_t add_bytes(byte_t a, byte_t b);
    return a + b;
  endfunction

  function word_t multiply_words(word_t a, word_t b);
    return a * b;
  endfunction

  // 导出包的内容
  export add_bytes, multiply_words, MAX_SIZE;

endpackage

在使用该包时，需要在代码中导入包并使用其中的函数和常量：

import my_pkg::*;

module test;
  initial begin
    byte_t a = 8'hAA;
    byte_t b = 8'h55;
    byte_t c = add_bytes(a, b);
    $display("c = %h", c);

    word_t x = 32'h12345678;
    word_t y = 32'h87654321;
    word_t z = multiply_words(x, y);
    $display("z = %h", z);

    $display("MAX_SIZE = %d", MAX_SIZE);
  end
endmodule