Verilog简易数字钟

以下是一个简单的Verilog数字钟代码：

module clock(
  input clk,
  output reg [3:0] hours,
  output reg [5:0] minutes,
  output reg [5:0] seconds
);

always @(posedge clk) begin
  if (seconds == 59) begin
    seconds <= 0;
    if (minutes == 59) begin
      minutes <= 0;
      if (hours == 9'd23) begin
        hours <= 0;
      end else begin
        hours <= hours + 1;
      end
    end else begin
      minutes <= minutes + 1;
    end
  end else begin
    seconds <= seconds + 1;
  end
end

endmodule

说明：

- `clk`是输入时钟信号。
- `hours`，`minutes`和`seconds`是输出时钟的小时、分钟和秒数。
- `always`块用于在时钟上升沿时更新时钟的值。
- 在每一分钟和每一小时的时候，会将时钟的值重置为0，并且小时数加1或分钟数加1。注意在这个代码中时钟是24小时制的，因此小时数在达到23后会回到0。
- 秒、分、时的位数分别为6、6、4位，可以根据需要进行更改。

注意：这只是一个简单的数字钟代码，可能需要根据实际情况进行修改和调整。