简易数字钟设计verilog

下面是一个简单的数字时钟的Verilog设计。

module clock(
    input clk,
    output reg [3:0] hour,
    output reg [3:0] minute,
    output reg [3:0] second
);

reg [26:0] count = 0;

always @(posedge clk) begin
    count <= count + 1;
    
    if (count == 27'd999999) begin
        count <= 0;
        
        second <= second + 1;
        
        if (second == 4'd10) begin
            second <= 0;
            minute <= minute + 1;
            
            if (minute == 4'd10) begin
                minute <= 0;
                hour <= hour + 1;
                
                if (hour == 4'd10) begin
                    hour <= 0;
                end
            end
        end
    end
end

endmodule

这个模块有一个时钟输入，以及三个输出：小时，分钟和秒。计数器 `count` 以每个正边沿时钟周期自增。当计数器达到一个特定值时，秒数加1，如果达到10，则重置为0并增加分钟数。类似地，如果分钟数达到10，则重置为0并增加小时数，如果小时数达到10，则重置为0。这样，我们就得到了一个简单的数字时钟。