帮我写一个vhdl的16位计数器

时间: 2024-05-03 12:20:47 浏览: 11
好的,下面是一个简单的16位计数器的VHDL代码: ```vhdl entity counter is port ( clk : in std_logic; reset : in std_logic; enable : in std_logic; count : out std_logic_vector(15 downto 0) ); end counter; architecture behavioral of counter is signal counter_val : std_logic_vector(15 downto 0); begin process(clk, reset) begin if reset = '1' then counter_val <= (others => '0'); elsif rising_edge(clk) then if enable = '1' then counter_val <= counter_val + 1; end if; end if; end process; count <= counter_val; end behavioral; ``` 以上是一个16位计数器的VHDL代码,希望可以帮到你。
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