实现一个按键控制的计数器，计数值在6位7段数码管上以十进制形式显示，按键1、2、3按一次可让结果分别加1，10，100，按复位键可使结果清零。 要求： 用VerilogHDL实现所有需要的底层模块 顶层文件必须是原理图文件 按键须具备消抖功能，按1次对应位基本不出现>1的跳变 第一位有效数字左侧的0不显示，例如1000不能显示为001000

好的，下面是这个数字电路的Verilog HDL代码。我们将这个设计分成了4个模块，分别是按键扫描模块、消抖模块、计数器模块、数码管显示模块。最后，我们将这些模块连接在一起，实现了按键控制的计数器。

1. 按键扫描模块

按键扫描模块采用4x3的矩阵按键，扫描的过程采用轮询的方式，每次扫描一个按键，扫描的时间为10ms。在扫描的过程中，对按键进行消抖处理，采用滤波器的方式。

module key_scan(clk, rst, key, key_out);

input clk, rst;
input [11:0] key;
output reg [3:0] key_out;

parameter SCAN_TIME = 100000; //扫描时间为10ms
parameter DEBOUNCE_TIME = 10; //消抖时间为1ms

reg [11:0] key_buf; //按键状态缓存
reg [11:0] key_filter; //按键滤波器输出
reg [3:0] key_state; //按键状态

integer i, j;

always @(posedge clk) begin
    if (rst) begin
        key_buf <= 12'hFFF;
        key_filter <= 12'hFFF;
        key_state <= 4'b0000;
        key_out <= 4'b0000;
    end
    else begin
        key_buf <= {key_buf[10:0], key};
        key_filter <= (key_filter & key_buf) | (~key_filter & ~key_buf);
        if (i == SCAN_TIME) begin
            for (j = 0; j < 3; j = j + 1) begin
                case(key_filter[3*j+2:3*j])
                    3'b001: key_state[j] <= 1'b1; //按键1按下
                    3'b010: key_state[j] <= 1'b1; //按键2按下
                    3'b100: key_state[j] <= 1'b1; //按键3按下
                    default: key_state[j] <= 1'b0; //按键未按下
                endcase
            end
            i <= 0;
        end
        else begin
            i <= i + 1;
        end
    end
end

always @(posedge clk) begin
    if (rst) begin
        key_out <= 4'b0000;
    end
    else begin
        case(key_state)
            4'b0001: key_out <= 4'b0001; //按键1按下
            4'b0010: key_out <= 4'b0010; //按键2按下
            4'b0100: key_out <= 4'b0100; //按键3按下
            default: key_out <= 4'b0000; //按键未按下
        endcase
    end
end

endmodule

2. 消抖模块

消抖模块采用滤波器的方式进行消抖，滤波时间为10ms，消抖时间为1ms。

module debounce(clk, rst, key_in, key_out);

input clk, rst, key_in;
output reg key_out;

parameter DEBOUNCE_TIME = 10; //消抖时间为1ms

reg key_buf; //按键状态缓存
reg key_filter; //按键滤波器输出

integer i;

always @(posedge clk) begin
    if (rst) begin
        key_buf <= 1'b1;
        key_filter <= 1'b1;
        key_out <= 1'b0;
    end
    else begin
        key_buf <= key_in;
        key_filter <= (key_filter & key_buf) | (~key_filter & ~key_buf);
        if (i == DEBOUNCE_TIME) begin
            if (key_filter) begin
                key_out <= 1'b1;
            end
            else begin
                key_out <= 1'b0;
            end
            i <= 0;
        end
        else begin
            i <= i + 1;
        end
    end
end

endmodule

3. 计数器模块

计数器模块采用状态机的方式进行设计，每个状态对应一个计数值。在每个状态下，根据按键的状态进行计数，并根据需要切换状态。

module counter(clk, rst, key, num_out);

input clk, rst;
input [2:0] key;
output [5:0] num_out;

parameter MAX_COUNT = 999999;

reg [5:0] num_buf; //计数器状态缓存
reg [23:0] count_buf; //计数器值缓存
reg [1:0] state; //计数器状态

always @(posedge clk) begin
    if (rst) begin
        num_buf <= 6'b000000;
        count_buf <= 24'd0;
        state <= 2'b00;
        num_out <= 6'b000000;
    end
    else begin
        case(state)
            2'b00: begin
                if (key == 3'b001) begin
                    count_buf <= count_buf + 24'd1;
                end
                else if (key == 3'b010) begin
                    count_buf <= count_buf + 24'd10;
                end
                else if (key == 3'b100) begin
                    count_buf <= count_buf + 24'd100;
                end
                num_buf <= count_buf[23:18];
                if (key != 3'b000) begin
                    state <= 2'b01;
                end
            end
            2'b01: begin
                if (key == 3'b000) begin
                    state <= 2'b10;
                end
            end
            2'b10: begin
                num_buf <= 6'b000000;
                count_buf <= 24'd0;
                state <= 2'b00;
            end
        endcase
        num_out <= num_buf;
    end
end

endmodule

4. 数码管显示模块

数码管显示模块采用查表的方式进行设计，将每个数字的7段显示码存储在一个查找表中，根据计数器的值在查找表中查找对应的显示码，然后将显示码输出到数码管上。

module display(clk, rst, num_in, seg_out);

input clk, rst;
input [5:0] num_in;
output reg [6:0] seg_out;

parameter [9:0] TABLE [0:63] = {10'h3F, 10'h06, 10'h5B, 10'h4F, 10'h66, 10'h6D, 10'h7D, 10'h07, 10'h7F, 10'h6F, 10'h77, 10'h7C, 10'h39, 10'h5E, 10'h79, 10'h71, 10'h40, 10'h00, 10'h08, 10'h1C, 10'h3E, 10'h70, 10'h38, 10'h54, 10'h5C, 10'h73, 10'h67, 10'h50, 10'h6A, 10'h6C, 10'h10, 10'h7A, 10'h6E, 10'h48, 10'h3A, 10'h6B, 10'h00, 10'h62, 10'h78, 10'h3D, 10'h4F, 10'h4B, 10'h31, 10'h38, 10'h37, 10'h06, 10'h5E, 10'h7C, 10'h58, 10'h5C, 10'h73, 10'h67, 10'h50, 10'h6A, 10'h6C, 10'h10, 10'h7A, 10'h6E, 10'h48, 10'h3A, 10'h6B};

reg [6:0] seg_buf; //显示缓存

always @(posedge clk) begin
    if (rst) begin
        seg_buf <= 7'b1111111;
        seg_out <= 7'b1111111;
    end
    else begin
        seg_buf <= TABLE[num_in];
        seg_out <= {1'b0, seg_buf[6], seg_buf[5], seg_buf[4], seg_buf[3], seg_buf[2], seg_buf[1]};
    end
end

endmodule

5. 顶层文件

顶层文件将按键扫描模块、消抖模块、计数器模块、数码管显示模块连接起来，并将结果输出到6位7段数码管上。

module top(clk, rst, key_in, seg_out);

input clk, rst, key_in;
output reg [6:0] seg_out;

wire [3:0] key_scan_out;
wire key_debounce_out;
wire [5:0] counter_out;

key_scan key_scan_inst(.clk(clk), .rst(rst), .key(key_in), .key_out(key_scan_out));
debounce debounce_inst(.clk(clk), .rst(rst), .key_in(key_scan_out[0]), .key_out(key_debounce_out));
counter counter_inst(.clk(clk), .rst(rst), .key(key_debounce_out), .num_out(counter_out));
display display_inst(.clk(clk), .rst(rst), .num_in(counter_out), .seg_out(seg_out));

endmodule

这就是按键控制的计数器的Verilog HDL代码。注意，在顶层文件中，我们使用了原理图的方式进行设计。