用Verilog写一个异步使能的计数器

以下是用 Verilog 语言实现一个异步使能计数器的代码：

module async_counter (
    input clk,      // 时钟信号
    input rst,      // 复位信号
    input en,       // 使能信号
    output reg [3:0] cnt_out    // 计数器输出
);

always @ (posedge clk or negedge rst) begin
    if (~rst) begin
        cnt_out <= 4'b0;   // 复位计数器
    end else if (en) begin
        cnt_out <= cnt_out + 4'b1;   // 计数器加1
    end
end

endmodule

该代码实现了一个 4 位异步使能计数器，当复位信号 rst 为低电平时，计数器清零；当使能信号 en 为高电平时，计数器每个时钟周期加 1。计数器的当前值由输出信号 cnt_out 表示。