利用74ls161设计一个七进制计数器

在设计7进制计数器时，需要注意其计数范围应为0~6，而不是0~7。因此需要将计数器的最高位舍去。

以下是利用74LS161设计一个七进制计数器的步骤：

1. 确定计数器的位数，由于需要计数到6，因此需要3位计数器。

2. 将74LS161的CLK、MR、LD、CTEN引脚都连接到VCC，使计数器始终处于计数状态。

3. 将74LS161的QA、QB、QC三个输出引脚连接到七段数码管进行显示。

4. 对74LS161的A、B、C、D四个并行输入引脚进行设置，使其能够产生7进制的计数序列。

具体的设置方法如下：

- 对于D输入引脚，接地（低电平），使其始终为0。

- 对于A、B、C三个输入引脚，根据7进制的计数规律进行设置，如下所示：

| A | B | C | Qn |
|---|---|---|----|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 |
| 0 | 1 | 0 | 2 |
| 0 | 1 | 1 | 3 |
| 1 | 0 | 0 | 4 |
| 1 | 0 | 1 | 5 |
| 1 | 1 | 0 | 6 |

因此，我们可以将A、B、C三个输入引脚分别连接到下列逻辑门输出端：

- A引脚：QD ⊕ QC ⊕ QB ⊕ QDQ ⊕ QDQ ⊕ QDQ ⊕ QDQ
- B引脚：QB ⊕ QD ⊕ QDQ ⊕ QDQ ⊕ QC ⊕ QC ⊕ QC
- C引脚：QC ⊕ QC ⊕ QC ⊕ QD ⊕ QD ⊕ QDQ ⊕ QDQ

其中，QDQ表示74LS161的QD引脚的延迟输出。

通过以上设置，就可以得到一个能够进行七进制计数的74LS161计数器。