二选一模块的verilog

下面是一个简单的二选一模块的 Verilog 代码：

module mux2to1(input a, b, sel, output y);

    assign y = (sel == 1'b0) ? a : b;

endmodule

这个模块有两个输入 a 和 b，一个选择信号 sel，和一个输出 y。当 sel 为 0 时，输出为 a；当 sel 为 1 时，输出为 b。使用三元运算符实现了选择功能。