用Verilog写一个数字时钟

以下是一个简单的数字时钟的Verilog代码，它使用了时钟分频器：

module digital_clock(
    input clk,
    output reg [3:0] hours,
    output reg [5:0] minutes,
    output reg [5:0] seconds
);

reg [21:0] cnt;

always @(posedge clk) begin
    if(cnt == 10000000) begin
        cnt <= 0;
        if(seconds == 59) begin
            seconds <= 0;
            if(minutes == 59) begin
                minutes <= 0;
                if(hours == 23) begin
                    hours <= 0;
                end else begin
                    hours <= hours + 1;
                end
            end else begin
                minutes <= minutes + 1;
            end
        end else begin
            seconds <= seconds + 1;
        end
    end else begin
        cnt <= cnt + 1;
    end
end

assign hours = cnt[21:18];
assign minutes = cnt[17:12];
assign seconds = cnt[11:6];

endmodule

在这个代码中，我们使用了一个计数器 `cnt` 来分频时钟信号，从而得到一个固定频率的时钟信号。这个时钟信号被用来更新当前的小时、分钟和秒数。当秒数达到59时，秒数将被重置为0，并将分钟数加1。当分钟数达到59时，分钟数将被重置为0，并将小时数加1。当小时数达到23时，小时数将被重置为0。

我们使用 `assign` 关键字来将计数器 `cnt` 的高位分配给小时数，中间的位分配给分钟数，低位分配给秒数。这样，时钟模块就可以输出当前的小时、分钟和秒数了。

请注意，此代码仅供参考，可能需要进行更多的测试和调整才能达到预期的结果。