四选一数据选择器verlog,clk,rst,data1,2,3,4[7:0],sel[1:0],dataout

以下是一个使用Verilog语言描述的带有时钟和复位的四选一数据选择器，它有时钟信号（clk）、复位信号（rst）、四个8位数据输入端口（data1、data2、data3、data4）、一个两位选择信号端口（sel）和一个8位数据输出端口（dataout）：

module mux4to1(
    input clk,
    input rst,
    input [7:0] data1,
    input [7:0] data2,
    input [7:0] data3,
    input [7:0] data4,
    input [1:0] sel,
    output reg [7:0] dataout
);

always @(posedge clk) begin
    if (rst) begin
        dataout <= 8'd0;
    end else begin
        case (sel)
            2'b00: dataout <= data1;
            2'b01: dataout <= data2;
            2'b10: dataout <= data3;
            2'b11: dataout <= data4;
        endcase
    end
end

endmodule

当复位信号（rst）为高电平时，数据输出端口（dataout）被清零。当时钟信号（clk）的上升沿到来时，根据选择信号（sel）的值，从四个数据输入端口中选择一个数据输出到数据输出端口（dataout）。