always @ (posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) begin sel <= 4'b1111; num <= 4'b0; end else if(en) begin case (cnt_state) 3'd0 : begin sel <= 4'b1110; //驱动东西方向数码管的十位 num <= data_ew_0; end 3'd1 : begin sel <= 4'b1101; //驱动东西方向数码管的个位 num <= data_ew_1; end 3'd2 : begin sel <= 4'b1011; //驱动南北方向数码管的十位 num <= data_sn_0; end 3'd3 : begin sel <= 4'b0111; //驱动南北方向数码管的个位 num <= data_sn_1 ; end default : begin sel <= 4'b1111; num <= 4'b0; end endcase end else begin sel <= 4'b1111; num <= 4'b0; end end

这段代码也是一个Verilog HDL中的always块，它在时钟上升沿或复位信号下降沿时执行。如果复位信号为低电平，选择信号sel将被赋值为1111，数字信号num将被赋值为0。否则，如果en信号为高电平，将会根据计数器状态cnt_state的值执行不同的case分支来驱动数码管。具体来说，当cnt_state为0时，驱动东西方向数码管的十位，数字为data_ew_0；当cnt_state为1时，驱动东西方向数码管的个位，数字为data_ew_1；当cnt_state为2时，驱动南北方向数码管的十位，数字为data_sn_0；当cnt_state为3时，驱动南北方向数码管的个位，数字为data_sn_1。如果cnt_state的值不在0到3之间，选择信号sel将被赋值为1111，数字信号num将被赋值为0。最后，如果en信号为低电平，选择信号sel将被赋值为1111，数字信号num将被赋值为0。

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module project( clk, rst, ENA, init_num, SEL, SEG ); input clk; input rst; input ENA; input [3:0]init_num; output [1:0]SEL; output [7:0]SEG; reg clk_1Hz; reg [27:0]div_cnt; always@(posedge clk or negedge rst) if (!rst) div_cnt <= 0; else if (div_cnt >= 28'd99999999) // 1Hz——99999999 div_cnt <= 0; else div_cnt <= div_cnt + 1'b1; always@(posedge clk or negedge rst) if (!rst) clk_1Hz <= 0; else if (div_cnt == 28'd99999999) // 1Hz--99999999 clk_1Hz <= 1'b1; else clk_1Hz <= 0; reg [3:0]disp_num = 0; reg reverse = 0; always@(posedge clk_1Hz or negedge rst) begin if (!rst) disp_num <= init_num; else if (!ENA) ; else if (disp_num == 15) begin //正向计数到15 reverse <= 1; disp_num <= disp_num - 1; end else if (disp_num == 0 && reverse) begin //反向计数到0 reverse <= 0; disp_num <= disp_num + 1; end else if (!reverse) disp_num <= disp_num + 1; else if (reverse) disp_num <= disp_num - 1; end smg_disp_1 u1( .Clk(clk), .Reset_n(rst), .Disp_Data(disp_num), .SEL(SEL), .SEG(SEG) ); endmodule给代码进行注释

下面是代码的注释：

module project(
    clk,    //时钟信号
    rst,    //同步复位信号
    ENA,    //使能控制信号
    init_num,   //预置数
    SEL,    //数码管位选信号
    SEG     //数码管段选信号
);
    input clk;  //时钟信号
    input rst;  //同步复位信号
    input ENA;  //使能控制信号
    input [3:0] init_num;   //预置数，4位二进制数
    output [1:0] SEL;  //数码管位选信号
    output [7:0] SEG;  //数码管段选信号

    reg clk_1Hz;   //1Hz的时钟信号
    reg [27:0] div_cnt; //时钟信号的分频计数器

    always@(posedge clk or negedge rst)   //时钟信号上升沿或同步复位信号下降沿触发
        if (!rst)   //同步复位信号为低电平
            div_cnt <= 0;   //分频计数器清零
        else if (div_cnt >= 28'd99999999) //分频计数器计数到99999999
            div_cnt <= 0;   //分频计数器清零
        else
            div_cnt <= div_cnt + 1'b1;   //分频计数器加1

    always@(posedge clk or negedge rst)   //时钟信号上升沿或同步复位信号下降沿触发
        if (!rst)   //同步复位信号为低电平
            clk_1Hz <= 0;   //1Hz的时钟信号为低电平
        else if (div_cnt == 28'd99999999) //分频计数器计数到99999999
            clk_1Hz <= 1'b1;    //1Hz的时钟信号为高电平
        else
            clk_1Hz <= 0;   //1Hz的时钟信号为低电平

    reg [3:0] disp_num = 0; //计数器的输出数值，默认为0
    reg reverse = 0;    //计数器的计数方向，默认为正向计数

    always@(posedge clk_1Hz or negedge rst) begin   //1Hz的时钟信号上升沿或同步复位信号下降沿触发
        if (!rst)   //同步复位信号为低电平
            disp_num <= init_num;   //计数器的输出数值为预置数
        else if (!ENA) //使能控制信号为低电平
            ;   //计数器不进行计数
        else if (disp_num == 15) begin   //正向计数到15
            reverse <= 1;   //计数方向反转
            disp_num <= disp_num - 1;   //计数器减1
        end
        else if (disp_num == 0 && reverse) begin //反向计数到0
            reverse <= 0;   //计数方向反转
            disp_num <= disp_num + 1;   //计数器加1
        end
        else if (!reverse) //正向计数
            disp_num <= disp_num + 1;   //计数器加1
        else if (reverse)  //反向计数
            disp_num <= disp_num - 1;   //计数器减1
    end

    smg_disp_1 u1(  //数码管驱动模块
        .Clk(clk), //时钟信号
        .Reset_n(rst),  //同步复位信号
        .Disp_Data(disp_num),   //计数器的输出数值
        .SEL(SEL),  //数码管位选信号
        .SEG(SEG)   //数码管段选信号
    );
endmodule

module sel_drive( input wire clk, input wire rst_n, output wire [1:0] sel_2 ); parameter CNT_20US = 10'd999; reg [9:0] cnt_20us; reg [1:0] sel_2_r; wire add_cnt; wire end_cnt; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt_20us <= 10'd0; end else if(add_cnt)begin if(end_cnt)begin cnt_20us <= 10'd0; end else begin cnt_20us <= cnt_20us + 1'd1; end end else begin cnt_20us <= 10'd0; end end assign add_cnt = 1; assign end_cnt = add_cnt && cnt_20us == CNT_20US; always @(posedge clk or negedge rst_n) begin if(!rst_n)begin sel_2_r <= 2'b10; end else if(end_cnt)begin sel_2_r <= {sel_2_r[0],sel_2_r[1]}; end else begin sel_2_r <= sel_2_r; end end assign sel_2 = sel_2_r; endmodule

这是一个 Verilog HDL 的模块定义，实现了一个计时器功能，用于每隔 20 微秒更新 sel_2_r 的值，并将其输出到 sel_2。其中，clk 和 rst_n 分别为时钟和复位信号，sel_2_r 和 sel_2 分别为内部寄存器和外部输出信号。CNT_20US 是一个参数，用于设置计时器的时间间隔。模块中包含两个 always 块，分别用于计时器的计数和 sel_2_r 的更新。其中，cnt_20us 为计时器计数寄存器，add_cnt 和 end_cnt 分别表示计时器是否在增加和是否达到计时时间。在第二个 always 块中，sel_2_r 的值通过判断 end_cnt 的状态进行更新。