用vhdl语言设计一个带使能端的3-8译码器

以下是一个使用 VHDL 语言设计的带使能端的 3-8 译码器的代码：

-- 3-to-8 decoder with enable port
entity decoder is
  port (
    input: in std_logic_vector(2 downto 0);
    enable: in std_logic;
    output: out std_logic_vector(7 downto 0)
  );
end entity decoder;

architecture Behavioral of decoder is
begin
  process(input, enable) is
  begin
    if enable = '1' then
      case input is
        when "000" => output <= "10000000";
        when "001" => output <= "01000000";
        when "010" => output <= "00100000";
        when "011" => output <= "00010000";
        when "100" => output <= "00001000";
        when "101" => output <= "00000100";
        when "110" => output <= "00000010";
        when "111" => output <= "00000001";
        when others => output <= "00000000";
      end case;
    else
      output <= "00000000";
    end if;
  end process;
end architecture Behavioral;

该代码定义了一个名为 `decoder` 的实体，其中包含三个端口：输入 `input`、使能 `enable` 和输出 `output`。输入端口是一个 3 位二进制数，输出端口是一个 8 位二进制数。当使能端口 `enable` 为逻辑高电平时，输入端口 `input` 所代表的二进制数将转换为对应的 8 位二进制数，并通过输出端口 `output` 输出。当使能端口 `enable` 为逻辑低电平时，输出端口 `output` 将输出全零。

该代码使用了一个 `process` 进程来实现 3-8 译码器的功能。在进程中，当使能端口 `enable` 为逻辑高电平时，使用 `case` 语句根据输入端口 `input` 的值来分别设置输出端口 `output` 的值。当使能端口 `enable` 为逻辑低电平时，输出端口 `output` 的值将被设置为全零。