二， 设计一个UART接收模块，模块的定义如下： module uart_rx ( clk_40k, //clock signal, 40kHz rst_n, //reset signal, active low bit_in, //the input serial bit, dout_vld, //the output valid signal， active high，the dout is valid when this signal is high. dout //received data, 8 bit width );

下面是一个简单的 UART 接收模块的代码，它可以接收一个 8 位的数据字节，并在接收完成时输出 dout_vld 信号和 dout 数据：

module uart_rx (
    input clk_40k,        // 40kHz 时钟信号
    input rst_n,          // 复位信号，低电平有效
    input bit_in,         // 输入串行比特流
    output reg dout_vld,  // 输出数据有效信号，高电平有效
    output reg [7:0] dout // 输出数据字节，8 位宽度
);

// 定义状态机的状态
typedef enum logic [2:0] {IDLE, START, DATA, STOP} state_t;

// 定义状态机的信号
reg [2:0] state;
reg [2:0] cnt;

// 初始化状态机
initial begin
    state = IDLE;
    cnt = 0;
    dout_vld = 0;
end

// 时钟边沿检测
always @(posedge clk_40k) begin
    // 如果复位信号为低电平，重新进入 IDLE 状态
    if (~rst_n) begin
        state = IDLE;
        cnt = 0;
        dout_vld = 0;
    end
    else begin
        case (state)
            IDLE: begin
                // 等待起始位
                if (~bit_in) begin
                    state = START;
                    cnt = 0;
                end
            end
            START: begin
                // 等待 8 比特的数据位
                if (cnt < 8) begin
                    dout[cnt] = bit_in;
                    cnt = cnt + 1;
                end
                else begin
                    state = STOP;
                    cnt = 0;
                end
            end
            DATA: begin
                // 等待停止位
                if (bit_in) begin
                    state = STOP;
                    cnt = 0;
                end
            end
            STOP: begin
                // 数据接收完成，输出 dout 和 dout_vld 信号
                dout_vld = 1;
                state = IDLE;
                cnt = 0;
            end
        endcase
    end
end

endmodule

这个模块使用一个状态机来控制 UART 数据的接收过程。在 IDLE 状态下，模块等待输入串行比特流的起始位。一旦检测到起始位，模块就进入 START 状态，开始接收 8 位的数据位。在接收完所有数据位后，模块进入 STOP 状态，等待停止位的到来。一旦检测到停止位，模块就输出数据字节和数据有效信号，并重新进入 IDLE 状态，等待下一个数据字节的到来。